na synthese simulatie

[omidsht]

Ik heb een simpel "en" in VHDL, de functionele simulatie in modelsim is oke, maar als ik synthetiseren in ISE met xst en ik maken de post synthese simulatiemodel, toen ik willen simuleren in modelsim of questa sim, het zegt dat sommige signalen zijn niet gebonden!?!wat betekent het "niet gebonden"?het lijkt erop dat het instantiëren sommige onderdelen uit UNISIM bibliotheek!Wat moet ik doen?
dankzij geavanceerde
Omid Sharifi Tehrani

 

[pini_1]

In het proces van synthese van bepaalde primaire inputs of outputs kunnen zijn verwijderd.Als het gebeurt dan heb je een mis-match tussen de TU Delft, die kwam uit de XST en uw eerdere test-bench.
Ik stel u de netto-lijst I / O aan de RTL-top niveau.

Misschien is dit werk, dat ik op mijn site je kan helpen:

De volgende laat zien hoe het synthetiseren LEON processor met XST, Xilinx gratis tool.De Leon is gebaseerd op de leon2-1.0.32-xst met enkele wijzigingen: verbeterde PCI ...
http://bknpk.no-ip.biz/leon_i2c_syn/leon_i2c_syn.html

De site bevat ook veel VHDL / verilog en systeem c zelflerende weinig projects.http: / / bknpk.no-ip.biz