níos-core

L

lsa1961

Guest
Heeft iemand gebruik níos-core (@ ltera)?
Uw commentaar, alstublieft?

 
versatil

I love it, en het werkt goed

U kunt alle randapparatuur U wilt (als Ur FPGA genoeg plaats van de cursus)

U koos voor de amout RAM, ROM, nbr van UART, SPI, TIMER, IO ...
U hebt speciale perifere to link to SRAM, FLASH ....

En je kan schrijven Ur eigen peripherale binnen de micro-of uit de níos, maar wihtin de chip of overigens offchip (zoals externe rom ... of ADC)

Nou, I like it very much

Ik gebruik het op een APEX20K600E en voor het moment dat ik gebruik:
16K ROM (waar ik mijn code)
8K RAM
1 UART
1 32bits PIO
1 9 bit PIO
2 4 bits PIO
2 2bits PIO

Maar ik ga een andere UART en een aantal andere extra IO

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Welnu, in hervatten: het
is echt leuk en versatil

 
Ik ga akkoord met de bovenstaande tekst.ook, @ ltera heeft verlaagd hun prijzen voor ontwikkeling boards.

 
normaal kun je niet synthetiseren uw nios-vhdl/verilog-design na compileren in synplify.is dit omdat sopc bouwer zet op laag niveau, architectuur specifieke dingen in de VHDL / verilog die synplify verkeerd vertaald.
Een eenvoudige oplossing is om de doelgroep apparaat in sopc bouwer in flex10ke.
na dat je moet kunnen om te compileren en synthetiseren zonder enig probleem!

gelukkig níos-ing!
DDR

 
Hi donadon,

Zie deze pagina voor meer begrip

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />http://www. @ ltera.com /
products / apparaten / níos / Nio-index.html? xy = hp2_nhp

 
hallo iedereen
hoeveel plaats / poorten worden er gebruikt?
Ik bestelde de UP2 met een flex10k70 is het mogelijk gebruik te maken van een minimale versie van níos op het?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />EDIT: nutteloze vraag ik vond het antwoord in de diepten van zonder dat =)
voor degenen die geïnteresseerd zijn hier is het ...
http://www.altera.com/literature/an/an178.pdf
@ -> een

bedankt
dsp_

 
ongeveer 1500 tot 2000 Logic element voor eenvoudige níos ontwerp

Ik heb nog een vraag aan wie het gebruiken

Ik heb er een rom (van 0x0000 tot 0x3FFF) en een RAM-geheugen (van 0x4000 tot 0x4FFF)

Maar in mijn níos firmware, als ik een simpele malloc (), het resturn me een aanwijzer op de ROM-zone: rustige vreemd is het niet?

Heeft iemand al tegengekomen deze bug?

Zo ja, hoe kan ik corrigeren

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />(mijn FAE is echt uit mijn probleem)

plz help

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />THX

 
Ik
ben bedanken van alle voor uw antwoorden.
Nog een vraag.
Wat gebruikt u voor on-chip debugging van uw níos gebaseerde systemen?
@ ltera
de oplossing: ByteBlasterMV downloaden kabel RedHat opdrachtregel debugger.
Is dat goed werkt?
Moet ik in de FS2
De oplossing: in-target systeem analysetoestel Accelerated Technology's code | lab Debug tool?
Commentaar het, alsjeblieft.

 
lsa1961 schreef:

Ik ben bedanken van alle voor uw antwoorden.

Nog een vraag.

Wat gebruikt u voor on-chip debugging van uw níos gebaseerde systemen?

@ ltera de oplossing: ByteBlasterMV downloaden kabel RedHat opdrachtregel debugger.

Is dat goed werkt?

Moet ik in de FS2 De oplossing: in-target systeem analysetoestel Accelerated Technology's code | lab Debug tool?

Commentaar het, alsjeblieft.
 
Ik neem aan dat je niet controleren @ ltera
de website .. anders zou je hebben gevonden de evaluatie download link:

https: / / www. @ ltera.com/support/software/download/nios2/dnl-nios2_v1.0.jsp

 
Níos kern is flexibel worden geconfigureerd in sopc bouwer.Elk van de belangrijkste component is in staat om te worden geladen en opnieuw voor dedicated toepassing ontwerp.De broncode van níos 3.1 is zichtbaar als. V of. Vhd maar beginnen níos II, de broncode van cpu.v of cpu.vhd is al versleuteld.Je nodig hebt om meer te betalen voor het genereren van een volledige. SOF-bestand, in plaats van een in tijd beperkte bestand.

 
DDR schreef:

normaal kun je niet synthetiseren uw nios-vhdl/verilog-design na compileren in synplify.
is dit omdat sopc bouwer zet op laag niveau, architectuur specifieke dingen in de VHDL / verilog die synplify verkeerd vertaald.

Een eenvoudige oplossing is om de doelgroep apparaat in sopc bouwer in flex10ke.

na dat je moet kunnen om te compileren en synthetiseren zonder enig probleem!gelukkig níos-ing!

DDR
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top