T
TVMaster
Guest
Ik ben een newbie en ik wat hulp nodig nu.Ik zou blij zijn als somedbody kon me helpen.Ongeveer een jaar geleden heb ik iets gelezen over chip ontwerp en over hardware descrition talen.Ik vond dit onderwerp heel interessant.Dan had ik het idee van een MPEG2-codering videodecoder in VHDL voor een FPGA.Ik vond een commerciële MPEG videodecoder IP-kern op http://www.sci-worx.com die ongeveer 50000 poorten in een ASIC @ ongeveer 40 Mhz.Toen vond ik deze Spartan II FPGA's van Xilinx die maximaal 300 000 systeem poorten.Ik dacht dat geweldig!Een videodecoder met
50.000 systeem poorten zou passen in de FPGA en een VHDL Sparc CPU ook die heeft ongeveer 30000 systeem poorten als ASIC-ontwerp.Toen ik begon met het schrijven van een software-model voor de MPEG1 / 2 videodecoder in C, die ik wilde vertalen na die in de hardware.Enkele maanden geleden heb ik afgesloten van de software-decoder en het werkte goed.Ik begon met het schrijven van een kern en een iDCT SDRAM controller in VHDL.Maar toen had ik een slechte verrassing: (
Ik samengesteld iDCT kern met de Xilinx Webpack software en het zelfs niet passen in een 200 000 poort FPGA.OK, misschien was het een beetje slecht beschreven, maar normaal gesproken kan dit niet worden.Daarna heb ik een gecompileerde Z80 CPU en het duurde ongeveer 50% van een 200 000 poort Spartan II.Zoals ASIC heeft over 8000 poorten.Dit is 10 keer zo veel als ik had verwacht!Dan lees ik de synthese van de resultaten van de Sparc CPU Jiri Gaisler en het was hetzelfde mee.Ook 10 keer zoveel poorten in een Virtex FPGA.Nu heb ik besefte dat ik niet kan vergelijken ASIC poorten met deze "FPGA poorten".De indicaties voor deze Xilinx FPGA's zijn idioot!
<img src="http://www.edaboard.com/images/smiles/icon_evil.gif" alt="Evil of Zeer Mad" border="0" />Dus mijn MPEG videodecoder nooit zou passen in een 300k hek FPGA.En nu heb ik het probleem dat ik niet weet wat ik moet doen nu.Misschien is de decoder zou passen in een Virtex FPGA, maar ze zijn zo duur en manufactoring een ASIC is ook erg duur.Heeft iemand een tip voor mij?
50.000 systeem poorten zou passen in de FPGA en een VHDL Sparc CPU ook die heeft ongeveer 30000 systeem poorten als ASIC-ontwerp.Toen ik begon met het schrijven van een software-model voor de MPEG1 / 2 videodecoder in C, die ik wilde vertalen na die in de hardware.Enkele maanden geleden heb ik afgesloten van de software-decoder en het werkte goed.Ik begon met het schrijven van een kern en een iDCT SDRAM controller in VHDL.Maar toen had ik een slechte verrassing: (
Ik samengesteld iDCT kern met de Xilinx Webpack software en het zelfs niet passen in een 200 000 poort FPGA.OK, misschien was het een beetje slecht beschreven, maar normaal gesproken kan dit niet worden.Daarna heb ik een gecompileerde Z80 CPU en het duurde ongeveer 50% van een 200 000 poort Spartan II.Zoals ASIC heeft over 8000 poorten.Dit is 10 keer zo veel als ik had verwacht!Dan lees ik de synthese van de resultaten van de Sparc CPU Jiri Gaisler en het was hetzelfde mee.Ook 10 keer zoveel poorten in een Virtex FPGA.Nu heb ik besefte dat ik niet kan vergelijken ASIC poorten met deze "FPGA poorten".De indicaties voor deze Xilinx FPGA's zijn idioot!
<img src="http://www.edaboard.com/images/smiles/icon_evil.gif" alt="Evil of Zeer Mad" border="0" />Dus mijn MPEG videodecoder nooit zou passen in een 300k hek FPGA.En nu heb ik het probleem dat ik niet weet wat ik moet doen nu.Misschien is de decoder zou passen in een Virtex FPGA, maar ze zijn zo duur en manufactoring een ASIC is ook erg duur.Heeft iemand een tip voor mij?