MOS Transistor Ruimte verwarring!??

[aryajur]

Ik heb een kleine verwarring met betrekking tot de oppervlakte van de MOS-transistor.Als we gebruik maken van een MOS-transistor voor simulatie in Cadence we zijn eigenschappen door middel van een eigendom dialoogvenster zoals weergegeven in de bijgevoegde afbeelding.In dit dialoogvenster hebben we de velden voor de Bron en afvoer diffusie als

Citaat:0.7u * iPar ( "w")

 

[DoctorProf]

De source / drain ruimte wordt gebruikt voor het berekenen van capaciteit.I'm guessing de 0.7 is de minimum grond-regel voor de afstand tussen de poorten van de drain / source regio.Dit is waarschijnlijk de manier waarop de p-cel werd gegenereerd.Als u Flaten de p-cel, zodat u kunt de lay-out die u nodig om de vergelijkingen.Ik wil praten met een van uw cadans deskundigen na te gaan hoe de vergelijkingen worden gebruikt en welke parameters worden doorgegeven aan de simulator.

 

[nxing]

ja, het
is gebruikt voor het berekenen van de doppen van beide zijwanden en kruispunten.

 

[okguy]

Maar als de afvoer wordt gedeeld door 2 twee transistoren op de lay-out (ABAB vorm), uw simulatie zal de kruising condensator tweemaal!
Hoe dan ook, 1.4u 2 * iPAR ( "w") is de juiste input in de meeste gevallen.: sm38: