moeten formele verificatie in FPGA vs ASIC RTL?

[FLEXcertifydll]

In FPGA prototype verificatie, FPGA netlist is een aantal verschillende van ASIC netlist. Het moet nemen formele verificatie, als er sprake is mismatch, hoe het te dekken? Zoals de ASIC IP -> FPGA IP .......?

 

[sunms]

Gedetailleerde informatie is nodig!

 

[tony_taoyh]

Als ik weet, is Synopsys werken aan dit probleem met Xilinx ... Formatlity controleren tussen de FPGA netlist en RTL, dan formele controle tussen ASIC netlist en RTL, daarna denk ik dat we kunnen "=" tussen ASIC netlist en FPGA netlist zetten met meer vertrouwen. Hoop dat u helpen ...

 

[bendrift]

soms RTL moet worden gewijzigd aan te passen aan de FPGA-structuur. Het is noodzaak om rekening te fomaltiy controleren?