J
jamesyang1209
Guest
Geachte Fractie,
Ik heb twee vragen (heeft enkele relatie):
1.Ik weet hoe fsdb bestand voor bench geschreven in verilog dumpen, maar hoe zit bank (en RTL) geschreven in VHDL?
2.Om bovenstaande vraag te lossen, voeg ik een verilog bank (ingevoegd module is geschreven in VHDL).Na de dumping, open fsdb van Debussy alleen kunt zien dat de signalen voor verilog bankje (zie geen signalen voor VHDL module).Waarom?
In verilog bank, gebruik ik
eerste beginnen
$ fsdbDumpfile ( "test.fsdb");
$ fsdbDumpvars (test);
eindigen
En, voeg ik "-pli novas.dll in modelsim opties.
Elke stap ik verkeerd?
Bedankt.
James.
Ik heb twee vragen (heeft enkele relatie):
1.Ik weet hoe fsdb bestand voor bench geschreven in verilog dumpen, maar hoe zit bank (en RTL) geschreven in VHDL?
2.Om bovenstaande vraag te lossen, voeg ik een verilog bank (ingevoegd module is geschreven in VHDL).Na de dumping, open fsdb van Debussy alleen kunt zien dat de signalen voor verilog bankje (zie geen signalen voor VHDL module).Waarom?
In verilog bank, gebruik ik
eerste beginnen
$ fsdbDumpfile ( "test.fsdb");
$ fsdbDumpvars (test);
eindigen
En, voeg ik "-pli novas.dll in modelsim opties.
Elke stap ik verkeerd?
Bedankt.
James.