C
chico_laranja
Guest
Hoi
Ik ben nieuw op modelsim en VHDL bestanden en ik begon in het begin: simuleren van eenvoudige functies.
Bij het simuleren van een eenvoudige FlipFlipD merkte ik dat de output is undefined tot mijn eerste klok cicle.
Het is mogelijk om modelsim het starten van de output van de flipflops als '0 'of ik de reset-signaal op de FF te maken?
Ik maak deze vraag want als ik een keten van FF en een logische poort hebben na de keten Ik heb alleen een uitgang na de ingang lopen door alle FFs.
Bedankt voor de hulp.
Ik ben nieuw op modelsim en VHDL bestanden en ik begon in het begin: simuleren van eenvoudige functies.
Bij het simuleren van een eenvoudige FlipFlipD merkte ik dat de output is undefined tot mijn eerste klok cicle.
Het is mogelijk om modelsim het starten van de output van de flipflops als '0 'of ik de reset-signaal op de FF te maken?
Ik maak deze vraag want als ik een keten van FF en een logische poort hebben na de keten Ik heb alleen een uitgang na de ingang lopen door alle FFs.
Bedankt voor de hulp.