mij helpen om dit te VHDL-converter kunt u eenvoudig de

[kun]

daar iemand please help me dit omrekenen naar VHDL
ik echt hulp nodig op dit
thanks ^ ^module DAC (DACout, DACin, Clk, Reset);
uitgang DACout;
reg DACout;
input [ 'MSBI: 0] DACin;
input Clk;
Reset-ingang;

reg [ 'MSBI 2:0] DeltaAdder;
reg [ 'MSBI 2:0] SigmaAdder;
reg [ 'MSBI 2:0] SigmaLatch;
reg [ 'MSBI 2:0] DeltaB;

altijd @ (SigmaLatch) DeltaB = (SigmaLatch [ 'MSBI 2], SigmaLatch [' MSBI 2]) <<( 'MSBI 1);
altijd @ (DACin of DeltaB) DelTaAdder = DACin DEltaB;
altijd @ (DeltaAdder of SigmaLatch) SigmaAdder = DeltaAdder SigmaLatch;
altijd @ (posedge Clk of posedge Reset)
beginnen
if (Reset)
beginnen
SigmaLatch <= # 1 1'b1 <<( 'MSBI 1);
DACout <= # 1 1'b0;
eindigen
anders
beginnen
SigmaLatch <== # 1 SigmaAdder;
DACout <= # SigmaLatch [ 'MSBI 2];
eindigen
eindigen
endmodule