Methodologie: van FPGA te ASIC?

[wat dan ook]

Hoe om de FPGA te ASIC snel, soepel en efficiënt?

Thx op voorhand.
Laatst gewijzigd door welke op 14 mei 2002 16:25; bewerkt 1 keer in totaal

 

[jetmarc]

wat schreef:

Hoe om de FPGA te ASIC snel, soepel en efficiënt?

Thx op voorhand.

 

[wjhzhx]

@ ltera en Xilinx hebben dezelfde upgrade pad jetmarc gezegd

 

[linuxluo]

Hoi,
U kunt uw programma-bestand naar uw FPGA verkoper, en hij zal de rest doen dingen.En de ASIC van de FPGA heeft dezelfde performace zoals FPGA u ontworpen.
Als u wilt dat een echte ASIC, moet u kiezen voor een gieterij en andere waardevolle hulpmiddelen en veel tijd om het te doen.

 

[cbh1024]

Probeer te schrijven schone synthesizable synchrone ontwerpen VHDL / Verilog-codes die kunnen worden geporteerd voor meerdere platforms en meerdere implementaties.

Neem hetzelfde stuk Verilog of VHDL-code en retarget te ASIC
cellen met een minimale of geen code veranderen.

 

[Aramis]

ja,
Ik ben het eens met cbh1024
Als uw code is geschreven "draagbare"
kan worden synthese in FPGA of ASIC
(behalve de verkoper component aanleg)

 

[ntxp]

Heeft iemand geprobeerd de FPGA verkoper pad om ASIC?
Kunnen delen met ons de prijs / tijd betrokken?

 

[corgan]

Behalve schrijven de volledig synthesizable code,
Pas op voor de SRAM-onderdeel als je gebruik maakt van de interne buffer voor SRAM / FIFO.Je moet
zorg voor de timing voor de juiste resultaat.

 

[prozess]

Maar ik denk dat de stijl van coderen van FPGA en ASIC zijn iets anders.Dus het kan zijn om bepaalde redenen een code te schrijven, maar ze zijn niet geschikt voor de andere.

 

[jkfoo]

U moet minimaliseren veranderingen tussen ASIC en FPGA.Partitie het ontwerp zodanig zijn dat wijzigingen zijn alleen de nodige modules, bijvoorbeeld.specifieke kernen, RAM-modules en kloksnelheid logica.Net als wat cbh1024 'zei, schrijf uw code als draagbare mogelijk.Het zal sterk minimaliseren van de controle-inspanning.

 

[ntxp]

Leon kan een goed voorbeeld van draagbare code voor ASIC en FPGA toepassingen.Natuurlijk, je hebt te ontwerpen sommige primitieve technologie in een apart bestand, zodat het porten technologie en het onderhoud vergemakkelijkt.

Leon ondersteunt veel vendor tools en FPGA / ASIC-technologieën door middel van enkele technologie / leverancier afhankelijke bestanden, hoewel de leon kern is nog steeds erg schoon, en onafhankelijk van (minstens) technologie gebruikt.

ntxp

 

[calvinhorng]

Mijn persoonlijke studie over de FPGA te ASIC migratie zal worden gebaseerd op
welke technologieën zullen worden gebruikt.
In principe moeten de gatearray product line aangeboden door de meeste van de gieterij
zal worden 0.25um of hoger vereist.Alleen de standaard cel kunnen de state-of-the-art verwerking dienst.

Als gevolg hiervan,
de timing zal een grote zorg.Natuurlijk de blockRAM in Xilinx is moeilijk te worden opgenomen in de gatearray dienst, hoewel er
zijn vele ontwerpen huis kunnen doen netlist en RTL teken-off voor je.

Ik denk dat er nog een grote ruimte voor het gebruik van de low-cost FPGA
zoals die in Actel / @ ltera / Xilinx.Dus voordat er naar ASI,
productie volumn zal de belangrijkste factor.

Dat is mijn persoonlijke mening.

 

[ljkong]

goed.