met tijdvertraging

[bekirhakan]

Hi everybody ...

Ik heb een guestion.Ik wil de tijd te produceren met behulp van vertraging
VHDL.Als het ingangssignaal stijgt '1 'van '0', het uitgangssignaal
moet stijgen '1 'van '0' na 5 seconden.Als het ingangssignaal
valt '0 'van '1', het uitgangssignaal moet vallen '0 'van '1' na
5 seconden.Hoe kan ik produceren deze keer vertraging?Als je me helpen,
je maakt me gelukkig.

Thanks in advance ...

 

[Sphinx]

Hi man

gebruik woord "na"

Kijk

http://www.gmvhdl.com/delay.htm

Dag

 

[voho]

Hoi

Deze entiteit is een eenvoudige omvormer met een vertraging
ENTITY inv IS
PORT (
i1: IN bit;
o1: OUT BIT
)
END inv;
ARCHITECTUUR VAN single_delay inv IS
BEGIN
o1 <= NIET i1 NA 5 NS;
END single_delay;

 

[voho]

Hoi

Opnieuw voorbeeld

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />ENTITY en2 is
GENERIC (trise: uitstel: = 10 ns;
tfall: vertraging: = 8 ns);
PORT (a: IN niveau;
B: In-niveau;
c: OUT-niveau);
END en2;ARCHITECTUUR VAN Behav en2 IS
BEGIN
een: PROCESS (a, b)
BEGIN
IF (a = '1 'en B = '1') THEN
c <= '1 'NA trise;
Elsif (a = '0 'OR b = '0') THEN
c <= '0 'NA tfall;
ELSE
c <= 'NA X' (trise tfall) / 2;
END IF;
Proces beëindigen een;

END Behav;

 

[bekirhakan]

hi all ...

Ik wil dit programma te gebruiken voor de synthese van
de FPGA.Ik denk dat, 'na' clausule wordt alleen gebruikt
voor simulatie.Heb ik gelijk?En ik wil gebruiken
tijdvertraging 5 seconden of 10 seconden.

bye ...

 

[ydao]

Right, "na"-clausule wordt alleen gebruikt voor simulatie.Dus je ziet, is het niet beroepen op de taal hoe lang de vertraging optreedt tussen de output signalen en ingangen.Dus je moet opzoeken voor ondersteuning van het apparaat.Misschien dat ik zou gebruiken buf of andere combinatorische logica om de uitvoering van de 5 ns vertraging.Aan het einde, dit is niet een goede methode en de juiste vertraging zal de temperatuur relatief.

 

[moira]

na is nutteloos voor de synthese.

Ik heb gezien hoe een artikel abt te vertragen.

de hoge frequentie CLK zal worden gebruikt om te rijden een verschuiving register
de ingang is het signaal u wanna vertraging,
configureren van het register volgens de vertraging van het signaal.
de output is de vertraging signaal.

maar deze methode zal leiden tot fouten, dus we kunnen resample het signaal met gegevens CLK.

 

[Al Farouk]

Hier is wat u wilt, gehecht is een syntheziable code voor een vertraging element De belasting is het ingangssignaal en gedaan is de output een.veranderen de teller lengte te krijgen dufferent vertragingen
(Vertraging = CounterLengthxClok periode)
Sorry, maar je moet inloggen om deze gehechtheid