Met behulp van de lus verklaring voor FPGA

[shaiko]

Mijn FPGA is een "pass through hub" voor 3 paren van Tx en Rx signalen tussen 2 apparaten genaamd: HOST en UUT. Elke Rx / Tx paar heeft zijn eigen stuursignaal. Wanneer het stuursignaal '1 'de overeenkomstige Tx is aangesloten Rx waarbij gegevens te stromen. Als het '0 'de FPGA stuurt logisch '1' om de Tx. Zal de volgende lus het werk doen?

 mux: proces (CONNECT_I, HOST_TO_FPGA_RX_I, UUT_TO_FPGA_RX_I, FPGA_TO_HOST_TX_O, FPGA_TO_UUT_TX_O) is beginnen voor index in 0 tot 4 loop als CONNECT_I (index) = '1 ', dan FPGA_TO_HOST_TX_O (index)

 

[FvM]

Het is een eenvoudig 5-kanaals mux, zie ik geen een bepaald probleem in verband met de lus regeling. U kunt ook inschrijven de lus, gebruik dan een genereren verklaring of herschrijven als volgt:

 FPGA_TO_HOST_TX_O