macht over resetten (POR) design op chip

[konkon]

Ik ontwerp een POR met bandgap weerstand doseertoestel vergelijkingslocatie vertraging. zoals de output van de bandgap is bijna 0 als de VDD is laag, dus zal er een puls van reset is niet nodig.
kan iemand mij helpen?of stuur me een IEEE-documenten over de macht op reset naar mij?
mijn e-mail: tomsoya922 (at) yahoo.com.cn
dank bij voorbaat!

 

[megzhuy]

Heeft uw circuit werken als dit?Wanneer de VDD beginnen om hoger en hoger, bandgap werken normaal, daarna por beginnen te werken, dan is de chip begint te werken.
Als uw chip werk als dit, u kunt uw eigen idee.

 

[Btrend]

U hebt een extra "ruwe" por (vergeleken met ur "bandgap por" die juist por) ckt die zal functioneren wanneer bandgap werkt niet.en de uiteindelijke POR-signaal is de combinatie van (ruwe por) * (nauwkeurige por)