G
gaidin
Guest
Hallo iedereen,
Ik ben het uitvoeren van mijn allereerste ASIC-ontwerp en de lay-out, maar ik ben wat problemen ondervinden.
Ik gebruik de Cadence Virtuoso tool voor mijn digitale ontwerp.Ik gebruik Silicon Ensemble voor de automatische opmaak van deze digitale ontwerp.Ik ben het importeren van de lay-out van gegevens uit Silicon Ensemble in Cadence met behulp van de. DEF-bestand.
Mijn probleem treedt op wanneer ik mijn lopende LVS voor mijn schema en mijn gewonnen lay-out te bekijken.Toen ik dit het LVS niet overeenkomen.Het zegt dat sommige van mijn terminals in mijn schematische zweven.Maar toen ik een te slaan en te controleren op het schema zijn er geen dergelijke problemen.
Heeft iemand dit eerder ondervonden of heeft iemand enig idee hoe dit probleem op te lossen.
Bedankt.
Ik ben het uitvoeren van mijn allereerste ASIC-ontwerp en de lay-out, maar ik ben wat problemen ondervinden.
Ik gebruik de Cadence Virtuoso tool voor mijn digitale ontwerp.Ik gebruik Silicon Ensemble voor de automatische opmaak van deze digitale ontwerp.Ik ben het importeren van de lay-out van gegevens uit Silicon Ensemble in Cadence met behulp van de. DEF-bestand.
Mijn probleem treedt op wanneer ik mijn lopende LVS voor mijn schema en mijn gewonnen lay-out te bekijken.Toen ik dit het LVS niet overeenkomen.Het zegt dat sommige van mijn terminals in mijn schematische zweven.Maar toen ik een te slaan en te controleren op het schema zijn er geen dergelijke problemen.
Heeft iemand dit eerder ondervonden of heeft iemand enig idee hoe dit probleem op te lossen.
Bedankt.