latenties

[designer_ec]

Hoi,

Pls iemand laat het me weten dat als we voldoen aan scheve, dan moeten we cre invoeging vertraging van min. en max. invoeging delay.Pls nemen laat het me weten dat wat zijn de prections of wat we overwegen voordat bouwen klok boom voor gegeven beperkingen dwz voor min. invoeging vertraging, vertraging en max inbrengen skew.

Als een lichaam aanvraag is, pakbon of een goede meterial op Synthesys klok boom gezien, pls houden in dit portaal.

 

[Marcs]

De scheef doelstelling voor uw CTS is eenvoudig - het is gewoon de klok onzekerheid die werd aangenomen tijdens de synthese.Het wordt meestal gegeven in de SDC-bestand.Als u wilt weten wat onzekerheid klok waarde die u moet kiezen, goed dat hangt af van uw proces technologie en uw klok snelheid.Uiteraard een 200PS scheef is niet gemakkelijk haalbaar op 130nm, maar is waarschijnlijk op OK 40nm.Ook is een 500ps scheef waarschijnlijk boete voor een 5ns klok periode, maar is onaanvaardbaar voor een 1ns klok periode.Het hangt allemaal.

Klok latency kan gecompliceerd, maar hier is de fundamentele aanpak:

Als u uw chip bodem zijn opbouwen zoals de meeste mensen doen, dan heb je geen idee wat de klok inbrengen vertraging moet worden, dus laat het gewoon uit.Niet specificeren niets.De CTS tool geeft u het beste resultaat het denkt het kan krijgen.

U hoeft alleen maar aan te geven een streefcijfer vertraging inbrengen als u gebruik maakt van een top-down benadering waar je begrotingen en vertraging streefcijfers voor elk blok in uw plattegrond op het hoogste niveau.Dan kunt u deze doorgeven aan de eisen van blok niveau uitvoering CTS als doelwit.

Als je doet alles plat, dan kun je niet schelen invoeging vertraging.U kunt alleen zorgen dat het niet te groot om te voorkomen dat on-chip variatie (OCV) problemen het verhogen van uw scheef.