lage ruststroom LDO ontwerp?

X

xinhunlei

Guest
Hallo, iedereen, ik zal een on-chip ontwerp LDO, de spec is Vout = 3.3v vin = 4.4V-5.5V, ik denk dat deze spec gemakkelijk te bereiken,
maar het verlangen IQ alleen 2uA, ik heb moeite!die een aantal ideeën of geef me wat papieren refrence?thanks a lot!

 
Ik denk dat je moet alleen een lage voedingsspanning EA aan de specificatie voldoen ontwerp.

misschien de EA moet in subthreshold regio.

 
Er zijn verschillende dingen die je nodig hebt om mee te nemen.
1) je nodig hebt om een zeer lage bias stroom referentie-ontwerp, meestal rond 100nA of lager.

2) indien er geen off-chip condensator, is het een uitdaging om de lus stabiel te maken.U kunt zoeken wat papieren met de belangrijkste woorden "condensator-vrij".

3) Omdat de huidige output is alleen 5mA, de macht transistor zal niet al te groot, maar de fout-versterker moet hebben genoeg uitgangsstroom te laden of lossen de poort-condensator van de macht transistor.De Slew-Rate van de fout-versterker is erg belangrijk.

4) Er zijn een aantal papieren over de slew-rate enhancement circuit, die kunnen helpen de fout-versterker aan de macht transistor lading met minder ruststroom.U kunt zoeken op het papier met de belangrijkste woorden "SRE" of "Slew-Rate toebehoren".

 
Ik begrijp niet hoe te overwegen om een laag aanbod huidige EA gebruiken om mijn ontwerp, kunt u mij vertellen wat details?
Om IamnotJunk: Wat bedoel je, alsjeblieft?
Het meeste wat ik zorg is de stabiliteits grond van een dergelijke laag IQ.Bovendien, als ik een bandgap realiseren de referentie, is dit mogelijk? Wat voor soort ofrefrence kan ik gebruiken in deze laag IQ LDO ontwerp terwijl het PSRR groot is?

 
Lekage zelf zal vergelijkbaar zijn met ur quiscent stroom.i donno hoe men kan ontwerpen met 2uA van Current.

 
Het is mogelijk om een 2uA Iq LDO ontwerp, maar het is nog niet gedaan.Ik weet dit omdat ik werk eraan.Voor ur referentie, u moet gebruiken als referentie subVth Giuseppe De Vita & Giuseppe Iannaconne VREF, die nanopower zijn 10 ppm vrefs, of kromming gecorrigeerd subvth VREF.maar deze laatste die te veel ruimte (grote weerstanden).Typisch versterker vertekenende zijn niet langer geschikt voor dit soort toepassingen, en u moet opereren in subvth de hele tijd.Aangezien dit zal verslechteren de snelheid van het circuit (hoewel ur LDO wont bron te veel stroom), u moet dynamisch actief huidige put / bron van de parasitaire capaciteit van Mpass.dit kan worden bereikt met genetisch gemodificeerde cellen in gemeenschappelijke gate config.Ik ben het bereiken van 1,6 uA van IQ op alle bereik van Iout (0-100mA).Maar, er is een groot probleem nog niet vast: PSRR.PSRR halverwege aproaches band freq 0dB, en dat is goed, gewoon heel erg slecht

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />Dat is alles wat ik kan zeggen over dit soort circuits.

 
Ik heb weinig BGR met de huidige uitvoering van 1.4uA.Ik denk nog steeds dat het een uitdaging om de uitvoering te zijn."Very Low Power High Temperature Stability bandgap Reference Voltage" door W. Rahajandraibe, D. Auvergne, C. Dufaza & B. Cialdella, B. en V. Majoux Chowdhurygewoon zoeken op dit papier en zou nuttig zijn voor het ontwerp van BGR LDO.

 
Ja, tuurlijk, maar we praten over toezichthouders, geen referenties, zijn de verwijzingen (dwz bandgap) geen noodzaak om alle huidige naar een last, omdat zij bijdragen aan de vooroordelen, niet aan de bron.

 
Ik voelde BGR stroom is ook onderdeel van LDO Iq afgezien van Err amp.Thats hoe we dat doen ontwerpen hier ..

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top