klok terug te vorderen van de digitale datastroom hebben specifieke freq

[ducna]

Ik heb wat moeite met probleem: vanaf de digitale datastroom hebben specifieke frequentie (zoals E1 - maar het is gedecodeerd HDB3 - alleen 1-5V, 0 - 0 V) hoe de klok van stroom te herstellen (dezelfde fase, freq specifiek is) met behulp van FPGA detail op Spartaanse 3 van Xilinx, sommige mensen zeggen tegen mij met behulp van DCM (Digital Clock Manager) maar DCM kunnen dit probleem oplossen?hoe
enkele bekende lichaam aub voor mij.Thanks a lot

 

[EDALIST]

CDR is gedaan met een PLL gebaseerd circuits.
U kunt gebruik maken van een rocketio zendontvanger gevonden in virtex2pro o virtex4 voor CDR.
check ALO Xilinx toepassingen.

 

[ducna]

enerzijds EDALIST dank voor uw hulp, maar als ik zie: op Xilinx sommige oplossingen over CDR heeft:
XAPP224 - Data Recovery - maar de uitgang van de zeer bijzondere (zie voor meer details over dit App)
Xapp250 - Clock en Data Recovery met gecodeerde Datastream -, maar lijken een ander apparaat, zoals VCO of VCXO (MAXim2605 raden-2609 volgens App Note) en extra circuit vrij complex

ook als ik zie - sommige traditionele app met DPLL code heel eenvoudig, geen gebruik van DCM van FPGA, alleen gebruik maken van HDL (VHDL, Verilog) te bouwen

Dus wat is een betere oplossing?Kan iemand me vertellen over het probleem?