klok Muxing

[vahid_roostaie]

Hoi!

Ik heb Muxed klokken in mijn design.there is geen relatie tussen deze twee klokken
Ik gebruikte create_clock om de twee klokken te definiëren en ik wil weten dat:

hoe moet ik definiëren de klok op de uitgang van de MUX create_clock moet ik gebruiken voor deze pin of create_generated_clock?

hoe zit MUX selecteert signaal?

help me alsjeblieft om dit probleem op te lossen dat hoe kan ik synthese en analyseren van deze klok in Muxing DC_shell?

bedankt voor je hulp

 

[sam31]

hoi,

gebruik create_generated_clock
en set_case_analysis "1 of 0" [get_ports "uw mux sel input"]

 

[vahid_roostaie]

Ik heb set_case_analysis gebruikt met "get_pins" omdat de mux selecteert internaly signaal gegenereerd wordt op deze manier ok? Maar als ik wil de mux selecteren signaalingang DC specificeren niet kan vinden, dat ik vond dat de mux selecteren signaal van de verilog netlist bestand na analyseren en uitwerken is dit ok?

Dit is het commando ik gebruikte en DC verworpen:

set_case analyse 0 [get_pins digital_core/controller/B_6/Z_0]

Z is de output poort van een buffer die mux selecteren signaal is aangesloten op het inbreng in de netlist.

 

[sam31]

Geef me DC foutmelding

en probeer met mux kies ingang ...[get_pins mux_path / SEL]

 

[no_mad]

hi Vahid,

Ur sel_input is intern gegenereerd en DC huicheltaal vondst de pin.

Ik neem aan dat u deed een van boven naar beneden synthese en ur clock_mux is een module.

2 modules:
1) top_mod
2) clock_mux

Daarom is ur current_design top_mod.Om set_case_analysis toewijzen op de sel_pin, moet u maken clock_mux module als een huidige module en vervolgens set_case_analysis naar sel_pin.

Hope this helps
-no_mad