klok divisie - met behulp van analoge logica, logica in de klok pad

[sharanbr]

Hoi,

Ik heb enkele vragen met betrekking tot de klokken

1) waarom is het nodig dat men gebruik maakt van analoge logica graag pll te doen aan het gebruik van een klok divisie als het kan worden gedaan flops net

2) waarom FPGA-technologie verbiedt logica in de klok pad bijvoorbeeld om de poort van de klokken

Met vriendelijke groet,

 

[Digital-L0gik]

PLL zijn fancy gemengd signaal ontwerpen.Ze laten je naar beneden klokken netjes verdelen.Door netjes bedoel ik met minimale Klokafwijking op de output klokken.Flip Flops hebben niet de extra circuits op te schonen de uitgang.Daarom, indien mogelijk, gebruik van PLL's.

Gating klokken voegt vertekenen.

 

[sharanbr]

Ware dat Gates klokken scheef in extra.Maar dat is ook het geval in de ASIC.Maar het probleem lijkt meer te zijn dan dat in het geval van FPGA's te wijten aan die ik heb gezien aanbevelingen niet gebruiken gated klokken.

Met vriendelijke groet,

 

[Digital-L0gik]

Mijn andere gok zou zijn dat in de ASICS, je hebt de mogelijkheid te verwaarlozen klok toe te voegen meer geavanceerde en dus alle bomen in de klok skew venstertijd kan worden.

 

[fpga_asic_designer]

Er zijn ten minste twee redenen waarom de poorten moet worden voorkomen langs de klok boom van front-end netlist:
1.te veel poorten op de klok lijn zal meestal draai de duty cycle
2.poorten zal bemoeilijken CTS procedures.

Het is toegestaan om inverters muxes toe te voegen en XOR of voorafgaand aan de klok boom, en tijdens de CTS voor het toevoegen van INV of BUF, en tijdens de synthese voor het toevoegen van clock gating logica, maar anders, kloklijn moet zo schoon mogelijk zijn.

 

[kDaniu]

sharanbr schreef:

1) waarom is het nodig dat een analoge logica toepassingen zoals PLL om een klok divisie, wanneer kan worden gedaan met behulp van gewoon doen flops

 

[sameer_dlh25]

1.Kun je klokken te vermenigvuldigen met digitale logica?PLL kan dat doen.
2.Klok komt uit Flop kan werken op lagere frequenties.Voor hogere frequenties> 50 MHz flop gebaseerd divider zal verstoren klok duty cycle veel.

 

[kDaniu]

sameer_dlh25 schreef:

1.
Kun je klokken te vermenigvuldigen met digitale logica?
PLL kan dat doen.