Klok divisie in XUPV2P boord

[BlackOps]

Hallo, ik ben de uitvoering van eenvoudige VGA-controller voor XUPV2P bord, met XC2VP30 chip.

mijn VGA-controller zal werken op 25.175MHz klok genereren videosignalen ...ideeën over hoe de raad klok kloof?of moet ik gebruiken DCM?

please zeg me waar te beginnen ..bedankt

 

[echo47]

Wat oscillator frequenties heeft de raad verstrekken?

 

[BlackOps]

Zoals ik het zie handleiding van de raad, heeft het een SYSTEM_CLOCK ingang ..met 100MHz.(FPGA pin naam = AJ15)De XUP Virtex-II Pro Development System ondersteunt zes klok bronnen:• Een 100 MHz systeem klok (Y2),• Een 75 klok (U10) MHz voor de exploitatie van de MGTs Serial Advanced TechnologyAttachment (SATA)-poorten,• Een dubbele voetafdruk through-hole user-plaatsvervanger geleverde klok (Y3)• Een externe klok voor de MGTs (J23-J24),• Een 32 klok (Y4) voor het systeem ACE MHz interfaces en• Een klok uit de Digilent hoge snelheid uitbreidingsmodule.Ik lees nu over klokken, DCM ..etc..enkele voorbeelden zien, ..als ik zie DCM is gewoon een andere logica element opgenomen in de standaard Xilinx bibliotheek yea?maar ik heb ook dont know naam van de bibliotheek op te nemen in mijn VHDL-codes ...ok dank u!

 

[FVM]

U kunt gebruik maken DCM, maar u hoeft niet dichter bij de nominale frequentie dan met eenvoudige / 4 divider.Dat moet worden is OK voor VGA, denk ik.

 

[BlackOps]

een ding ... timing specs zeggen dat het moet een 25.175MHz ...dus het is gewoon genoeg gewoon 100MHz delen door 4 isnt it?

 

[echo47]

U kunt vrij dicht bij 25,175 MHz cascading twee DCM frequentie-synthesizers (de CLKFX output) en een teller.Gebruik bijvoorbeeld de 100 MHz oscillator, configureert de eerste DCM naar verhouding 18/13, configureert de tweede DCM naar verhouding 14/11, en volg dat met een eenvoudige verdeel-door-zeven teller.Het resultaat is binnen 7 PPM van de ideale frequentie.

100 MHz * 18/13 * 14/11 / 7 = 25,174825 MHzIk denk dat de input jitter op de tweede DCM is draaglijk, maar ik heb niet het grondig gecontroleerd.Hier is wat info:
http://www.xilinx.com/support/answers/18181.htm
http://www.xilinx.com/applications/web_ds_v2/jitter_calc.htm
Last edited by echo47 op 02 maart 2008 16:42, edited in totaal 1 keer

 

[FVM]

Eigenlijk zijn er verschillende standaarden met VGA-video-framing op pixel-frequenties tot 31,5 MHz.Vandaag de monitoren zou kunnen synchroniseren op een breed scala, zeker ook met 1% onder de VGA-standaard.Daarom Henoch gewoon gebruikt van 25 MHz, denk ik.

 

[BlackOps]

Ja, ik heb besloten gebruik te maken 25MHz.

Ik zal gebruik maken DCM tot 100MHz belangrijkste systeemklok door 4 delen en 25MHz krijgen.
, and then to CLKIN
of the DCM
, then CLKDV
of DCM
to the BUFG
...

dus ik zal moeten invoeren belangrijkste systeem klok pin aan de IBUFG,
en vervolgens naar CLKIN
van de DCM,
dan CLKDV
van DCM
aan de BUFG
...en dan BUFG aan mijn VGA input belangrijkste klok ...is het juist?

Ik zou willen vragen ...Hoe gebruik ik al die zoekwoorden?

bibliotheek die ik heb om in mijn bron bestanden?)

(Ik zal gebruik maken van ISE 9.1i)

to Clk
signal of my VHDL code?

Moet ik PORT MAP BUFG
om aan te geven van mijn VHDL-code Clk?

 

[echo47]

Als u niet nodig fase afstemming tussen de 100 MHz en 25 MHz klokken, dan is het makkelijker om een verdeel-gebruik door teller-4, gevolgd door een BUFG.(U kunt de BUFG instantiate net als elke andere HDL-module.) Echter, als u hoeft fase van de aanpassing, dan is de DCM is de weg te gaan.

CRT-en LCD-schermen meestal niet de zorg over het verschil tussen 25.175 MHz en 25 MHz.Voor de beste beeldkwaliteit op een LCD monitor kan, moet u een test patroon display en auto van de monitor pers-adjust knop om fase-lock aan uw pixel klok.

 

[BlackOps]

moet ik dit:
Code:library IEEE;

bibliotheek virtex2;gebruik ieee.std_logic_1164.all;

gebruik virtex2.components.all;