Klok Divider en selectie

[prabhu.er]

Dear All,

Hier, aangezien ik klok selectie logica.help dit verilog code is OK of niet voor digitale ASIC Design en deze code is goed voor synthese?module clk_sel (
clk1,
clk2,
clk3,
sel_val,
sel_en,

clk_out
)

input clk1, clk2, clk3, clk4;
input [1:0] sel_val;
input sel_en;

uitgang clk_out;
wire clk_out;

reg sig_clk_out;toewijzen clk_out = (sel_en)?sig_clk_out: 1'b0;

altijd @ (sel_val of clk1 of clk2 of clk3 of clk3)
/ / In gevoeligheid lijst I gegeven alle kloksignaal juist is
beginnen
sig_clk_out = 1'b0;

zaak (sel_val)

2'b00:
sig_clk_out = clk1;
2'b01:
sig_clk_out = clk2;

2'b10:
sig_clk_out = clk3;

2'b11:
sig_clk_out = clk4;

default:
sig_clk_out = 1'b0;
endcase

eindigen

endmouduleGroeten,
Prabhu