kan SystemC mengen met Verilog

[maxsnail]

Ik bedoel, als een ontwerp-structuur, zoals: top is verilog en hebben een submodule SystemC is, en dit SystemC submodule hebben een verilog instantie. Nu simulator ondersteunen deze stijl? thank.s

 

[aji_vlsi]

www.noveldv.com [/url]

 

[mssajwan]

ja denk ik. voor instancing verilog binnen systeem C u nodig hebt om een wrapper te maken. en dezelfde vice versa denk ik. maar dat zal niet synthetiseerbare.

 

[beta0]

[Quote = maxsnail] Ik bedoel, als een ontwerp-structuur, zoals: top is verilog en hebben een submodule SystemC is, en dit SystemC submodule hebben een verilog instantie. Nu simulator ondersteunen deze stijl? thank.s [/quote] Veel simulator van onlangs versie ondersteuning van deze stijl, zoals NC, ModelSim

 

[sumit_techkgp]

Ya het kan heel goed worden gedaan door nc