kan iemand mij vertellen het verschil tussen VHDL en Vrilog,

[guwen517]

Ik ben een nieuwere op dit gebied, kan iemand mij vertellen wat het voordeel zijn ze apart?
Welke taal moet ik leren,
voor sommige bedrijf gebruik VHDL, anderen gebruiken vrilog, ik ben erg verward.
bedankt

 

[brmadhukar]

Niet veel.
U kunt zowel op het werk hetzelfde.
VHDL populairder en de betekenis volledig te leren

 

[eltonjohn]

Verilog of VHDL ..?
Beide talen gelijkwaardig zijn, .. in de zin dat je kunt doen dezelfde dingen ..logische synthese en SIMULERING .. en je kunt converteren van het ene naar het andere ..

Verilog is een minder constrainted SYNTAX .. is een beetje zoals C ..de data types zijn weinig ..Maar genoeg!

VHDL is een taal die is ontworpen om een beschrijving van elektronische apparatuur en andere mechanische systemen ..In dat sens VHDL is een beetje lastiger
omdat u te bepalen of met meer soorten objecten. Dus is een beetje meer op Ada.Maar om uderstand de taal niet erg ingewikkeld zijn.,,.Het probleem in beide talen te leren hoe je uit te drukken wat u wilt doen in die taal. Dat wanneer het duurt enige tijd te winnen genoeg inzicht in beide talen.
Ik begon met Verilog en nu doe ik alleen VHDL uitsluitend ik niet het gevoel dat ik verloren sommige voordeel verilog of was het een grote prestatie om te leren VHDL ...zij gelijkwaardig zijn ..maar ik denk dat VHDL is nu op grotere schaal ..indien ibuy eval plankjes, de voorbeelden zijn er in VHDL ..het onderzoek proefschrift zijn meestal gedaan in VHDL Ik zie VHDL vaker overal deze dagen.

 

[videohu]

VHDL en Verilog alleen talen.Ze doen zowel hardware-ontwerp.Als je sommige backgrounding op de C taal, vind je het makkelijk onder de knie te krijgen Verilog.In de toekomst verilog wordt steeds populairder.

 

[Big Boy]

VHDL is ouder en meer vastgesteld.Verilog is nieuwer.
De meest populaire standaard is VHDL.Niet omdat het beter is, maar omdat het
de oudere en meer vastgesteld.U kunt het zien als "C" en "Pascal" (of Delphi).

VHDL is veel meer dan lexicale Verilog, op de wijze die het bereiken van hetzelfde, je moet een soort veel meer dingen.Een 100KB van VHDL tekst bron bestanden kunnen worden gelijkgesteld met 50 ~ 75k van Verilog bronbestand.

VHDL was voornamelijk gemaakt toen sommige organisatie wilde een manier om uitdrukking hardware functioneert als een taal.Verilog hetzelfde doen, maar werd na jaren van nieuwe ontdekkingen en onderzoek.Bijvoorbeeld, FPGA niet bestonden of was moeilijk wanneer VHDL bestond.Wanneer verilog was bord, ASIC's en FPGA waren veel meer dominant.Als gevolg daarvan hebben sommige Verilog syntaxis te spreken lagere functies, zoals gate-level modellering bijvoorbeeld.VHDL is hoger niveau, hoewel sommige extenties zijn toegevoegd om naar een lager niveau, maar het
is nog niet zo laag niveau als Verilog.

Echter, er
is een ding dat Verilog gebrek, dat VHDL hebben, is de bibliotheken.In VHDL, kunt u de bibliotheken, waar in verilog,
dat kan niet.In Verilog, moet je alle bronbestanden en opnieuw compileren alles elke keer.Bijvoorbeeld, als u een tros van bron-bestanden beschrijven van een IP-kern in een project, en gebruik moeten maken van die kern in een ander project, moet je het vervoer en de handhaving van al deze bron bestanden.

Sommigen zeggen dat de meeste FPGA-ontwerpers gebruik VHDL, waar ASIC ontwerpers gebruik Verilog, hoewel er altijd uitzonderingen.

Als je niet weet van een van beide, maar bekend bent met Programing languare als' C ', dan Verilog zal veel eenvoudiger te leren dan VHDL,
want er zijn veel gelijkenissen met een Programing taal.

Voorbeeld van een 4-1 multiplexer:

VHDL:

Code:library IEEE;

gebruik IEEE.std_logic_1164.all;

gebruik IEEE.std_logic_unsigned.all;entiteit if_ex is

poort (SEL: in STD_LOGIC_VECTOR (1 downto 0);

A, B, C, D: in STD_LOGIC;

MUX_OUT: Out STD_LOGIC);

einde if_ex;architectuur gedrag van if_ex is

beginnenIF_PRO: proces (SEL, A, B, C, D)

beginnen

if (SEL = "00") dan

MUX_OUT <= A;

elsif (SEL = "01") dan

MUX_OUT <= B;

elsif (SEL = "10") dan

MUX_OUT <= C;

elsif (SEL = "11") dan

MUX_OUT <= D;

anders

MUX_OUT <='0 ';

end if;

einde proces;einde gedrag;

 

[DrDolittle]

Het belangrijkste verschil is VHDL wordt gebruikt in de industrie niveau nogal Verilog wordt gebruikt op universitair niveau.
Verilog is makkelijker om te leren dat VHDl.There zijn vele boeken op grond van deze onderwerpen in EDA.As de lijst is veel iam afgeremd om de link.Make een zoekopdracht in en u vindt more.Sorry voor.

Groeten
drdolittle

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

 

[kolonel]

de verilog is makkelijker voor de beginner te gebruiken, is het beter te begrijpen.nadat u bent goed in verilog vindt u de VHDL en de verilog is hetzelfde verwachten een aantal belangrijke woorden en grammatica

 

[spauls]

VHDL is gebaseerd Ada en VErilog is C gebaseerde taal,
VErilog is eenvoudig om te leren

 

[vibhute_r_p]

verilog zal veel problemen in de simulatie als je dat nog niet decleared de haven richtingen & netten behoren.

VHDL zal uitwerken time error in dit geval