Kan iemand mij vertellen de verificatie van de Design.

[narasimhalu]

hi all
Ik doe mijn M.tech project in Singapore. Nu ben ik het leren van de vcs ..
Ik controleert het ontwerp met VHDL ik testen bench.now willen leren volledige verificatie van de design.that 's is zoals in Companys .. pls mij vertellen wat zijn de gebruikte taal
voor controle .. en hoe het nuttig is dan de testbench schrijven ....
Hoe kan ik leren verificatie in volle ...
Thanks in advance
met betrekking
R. Narasimhalu

 

[GoGoGo]

verilog SystemC etc, en u kunt ze gebruiken.

 

[trilogie]

Controle van de circuits is een warme woning in EDA.WLL hun zijn verschillende tools beschikbaar voor verificatie door giats als Mentorgraphics, Synopsys.WLL i dont begrijp wat u bedoelt met taal voor verificatie.Verificatie impliceert verschillende methodologis zoals CTL, model checking, enz.

 

[narasimhalu]

bedankt voor het antwoord ...
kunt u mij vertellen wat zijn de methoden om controles en uitleggen of geef een aantal opmerkingen over dat .. ik bedoel lang als vera, specman

 

[trilogie]

eerste mij vertellen of uw project behelst het ontwikkelen van een nieuwe methodologie voor de controle of je gewoon nodig tto gebruik verificatie voor een doel in uw project.Wat dit laatste geval krijgt vers met elke standaard verificatie tool zal genoeg zijn, anders moet u de verschillende manieren van verifcation weten.

 

[narasimhalu]

mijn project is Design only.i wil een aantal standaard verificatie te doen, zodat alleen ik asked.right Nu ben ik met behulp VCS voor mijn project ...en ik ben ook geïnteresseerd om meer over de verificatie van het ontwerp te leren ..
kunt u mij vertellen pls

Thanks in advance
met betrekking
R. Narasimhalu

 

[trilogie]

Als u wanna learm over verificatie door middel van een instrument, denk ik VCS is goed genoeg.Maar als u wilt leren over hoe de controle daadwerkelijk wordt gedaan, u zijn op zoek naar Model checking, CTL (complexe boom logica), LTL (lineaire temporele logica), bewering op basis van verificatie.enz. U vindt veel tutorial over hen op internet.dus veel plezier

 

[luancao]

Het is een state-of-art proces.

Je weet wat het beste is.Maar je zal hebben om tot een lokaal optimaal.

Wat is de lokale optimaal?Het hangt af van de beschikbare middelen, de markt vereiste en ook de kwaliteit richtsnoer.Toegevoegd na 4 minuten:Het is een state-of-art proces.

Je weet wat het beste is.Maar je zal hebben om tot een lokaal optimaal.

Wat is de lokale optimaal?Het hangt af van de beschikbare middelen, de markt vereiste en ook de kwaliteit richtsnoer.

 

[narasimhalu]

Bedankt voor uw informatie ...
vervolgens in VCS welke manier kan doen dan de verificatie convenstional testbench ..

met betrekking
R. Narasimhalu

 

[LDM]

........................

 

[luancao]

VCS 7.0 (of een versie dergelijks) of hoger wordt wat wordt genoemd NTB (Native testbench bouwer).Het integreren van de Vera, systeem verilog, Direct C ...

U kon bouw je testbench door deze krachtige talen ...