jitter effect in continue tijd sigma-delta modulator

Z

zesde

Guest
Ik heb die drie continuuos tijd sigma-delta modulators met dezelfde structuur, dezelfde coëfficiënten, hetzelfde ingangssignaal en dezelfde samplingfrequentie, het enige verschil is dat de quantizers zij gebruik is 1 bit, 3bits en 5bits respectievelijk.Alle quantizers worden beschreven bye verilog-een en zij hebben dezelfde vertraging (0.1ns, het monster frequentie is 48MHz), dezelfde stijgende en dalende tijd.Ik moest denken dat de regelventielen met 3bits en 5bits quantizers zou hebben SNR betere prestaties dan de single een beetje.Maar simulatie blijkt dat zij hebben dezelfde SNR (de FFT punten is ook identiek).Ik ben echt verbaasd door dit probleem.Kan iemand mij vertellen van de reden?hartelijk dank!

 
zesde schreef:

Ik heb die drie continuuos tijd sigma-delta modulators met dezelfde structuur, dezelfde coëfficiënten, hetzelfde ingangssignaal en dezelfde samplingfrequentie, het enige verschil is dat de quantizers zij gebruik is 1 bit, 3bits en 5bits respectievelijk.
Alle quantizers worden beschreven bye verilog-een en zij hebben dezelfde vertraging (0.1ns, het monster frequentie is 48MHz), dezelfde stijgende en dalende tijd.
Ik moest denken dat de regelventielen met 3bits en 5bits quantizers zou hebben SNR betere prestaties dan de single een beetje.
Maar simulatie blijkt dat zij hebben dezelfde SNR (de FFT punten is ook identiek).
Ik ben echt verbaasd door dit probleem.
Kan iemand mij vertellen van de reden?
hartelijk dank!
 
tsb_nph schreef:Hi zesde,

Er is iets mis met uw simulaties als de resultaten zijn zeker onjuist.
Voor een mult-bits vergelijkingslocatie uitvoering, de SNR stijgt met 6 dB voor een 1-bit stijging in de vergelijkingslocatie resolutie, wat betekent dat de 3 bits hebben 12 dB toename in SNR, terwijl de 5-bits zal hebben 24 dB SNR stijging in ten opzichte aan de 1 bit implemnetation.

Om debug het probleem meer, kun je uitleggen uw simulatie instelscherm (Cadence / Matlab, enz.) in meer detail?

Een paar vragen om te helpen bij het begrijpen van uw setup beter:

i) Gebruikt u ideale integratiesubstanties / low pass filters in de loop filter?

ii) Bent u implemneting multi-bit DAC correct?
Bent u het nemen van de FFT correct voor de output van elk van de drie gevallen (1 bit, 3 bits en 5-bits output)?Bharath
 
Hi zesde,
De regel voor de toename in SNR (6 dB verhoging voor elk 1 bit toename in vergelijkingslocatie resolutie) is alleen geldig wanneer het in-band geluidsoverlast wordt beperkt door kwantisering lawaai (gevormd door de high-pass lawaai overdracht functie).Maar toen de in-band geluid is plat (witte ruis), dan is de regel niet geldig is.
Meest waarschijnlijk, de in-band lawaai in de 3 bits en 5 bits geval is wit (jitter lawaai plooien in de band en wordt witte ruis), waardoor de SNR.
Om dit te controleren, proberen vermindering van de waarde van de RMS jitter (bijvoorbeeld van 0,1% van klokcyclus naar 0,001% van de klok cyclus).U moet mededeling een verandering in SNR.

Ik heb geen toegang tot uw Verilog-A model combineert zowel vergelijkingslocatie en DAC, maar de jitter moet worden gemodelleerd als variatie in de DAC /-spanning pulsgeneratoren randen omdat feeds terug naar de lus filter.Zorg ervoor dat dit model geldig is, door het controleren van de transiënte randen van de DAC-pulsen.
Een andere vraag is wat voor soort DAC puls gebruikt u - NRZ / RZ / HRZ?De vorm van het DAC-puls verandert ook het effect van de klok jitter.

Hoop dat dit helpt.

Bharath

 
Hoi, Bharath
Van veel kranten Ik weet dat de continue tijd sigma-delta modulators met meerdere bits quantizer zijn niet gevoelig voor de klok jitter.Dus, 5bit modulator moeten SNR betere prestaties dan die van de 3bits en 1bit modulatoren, Is dit goed?
Ik heb de vraag aan Rechard Schreier.De volgende is de inhoud van de e-mail
Citaat:

cdy schreef:

> Dear Mr Schreier:

> Het spijt me zeer voor je lastig maar ik heb wel een grote en zeer

> Vreemde problemen bij het ontwerpen van het continue tijd sigma-delta modulator.

> Niemand kan mij helpen, behalve u, want u bent de expert op sigma-delta

> Techniek.

> Ik heb ontworpen 3 continue tijd modulatoren en ze hebben dezelfde

> CIFB structuur, dezelfde coëfficiënten (berekend met behulp van uw matlab

> Toolbox), gebruik ik de actieve RC integrator in te zien van de lus filter.
De

> Enige verschil tussen deze 3 modulatoren is dat ze hebben verschillende

> Quantizer niveaus, dat is 1 bit, 3bits en 5bits respectievelijk.

> Met de ideale klok, dat is 48MHz, ik simuleren deze modulatoren

> En krijg 21.600 punten te doen FFT (in Matlab) voor elke regelventiel.
De

> Simulatie resultaten blijkt dat de SNR toeneemt met ongeveer 12dB/2bits.It is

> Redelijk.

> Dan voeg ik een 5ps rms jitter de klok (met behulp van verilog-a) en

> Simuleren weer (met behulp van spook).
De FFT resultaten laten zien dat al deze

> Modulatoren hebben bijna identiek SNR!
Van een heleboel papieren en theorie,

> Ik wist dat multibit quantizer niet gevoelig is voor de klok jitter in

> Continue tijd sigma-delta modulators.
Dus, de modulator met 5bits

> Quantizer zou hebben SNR betere prestaties dan andere.
Maar mijn

> Simulatie toont aan dat ze identiek zijn.
Ik weet niet waarom.
Ik heb gevraagd

> Veel mensen en geen resultaten.
Kunt u mij wat advies over deze

> Vreemde vraag?
Als u instested in dit probleem, ik kan u

> Meer informatie over mijn ontwerp.

> Thank you very much!

>

> Best Regards!

> Uwe

> Dianyu ChenMet 5ps van jitter, de beste SNR je kunt krijgen is

OSR / (2 * pi * f * sigma_t) ^ 2, waarbij f is de frequentie-signaal

en sigma_t is de rms jitter.
(Uitgaande van witte jitter.)

Zodra de modulator heeft genoeg quantizer bits te bereiken

dit SNR waarde, het toevoegen van meer bits niet zal helpen.
Zo,

Ik vermoed dat je 3-bits en 5-bits modulatoren hebben

bereikt dit maximum.
Het is verrassend dat uw 1-bit

modulator heeft ook deze limiet bereikt - ik kan alleen maar veronderstellen

dat je een vrij hoge meetfrequentie.Best of luck,

rs--

Richard Schreier richard.schreier (at) analog.com

Analog Devices, Inc, Mail Stop 621 Tel: 781 937 2357

804 Woburn St, Wilmington MA 01887-3462 Fax: 781 937 1011

 
zesde schreef:

Hoi, Bharath

Van veel kranten Ik weet dat de continue tijd sigma-delta modulators met meerdere bits quantizer zijn niet gevoelig voor de klok jitter.
Dus, 5bit modulator moeten SNR betere prestaties dan die van de 3bits en 1bit modulatoren, Is dit goed?

Ik heb de vraag aan Rechard Schreier.
De volgende is de inhoud van de e-mailIk denk dat zijn antwoord hetzelfde is als jij.
Maar ik kan niet begrijpen van de formule in zijn e-mail.
Het lijkt erop dat de SNR is niet afhankelijk van de niveaus van de quantizers.
Dat betekent dat de niveaus van de quantizer heeft geen enkel voordeel om de gevolgen van de klok jitter op alle, toch?

zesde
Toegevoegd na 5 uur 2 minuten:
De volgende figuur is de FFT resultaten van de modulator met 5bits quantizer
 
Hoi, Bharath
Ik heb begrepen dat de formule van uw uitleg.Hartelijk dank!
Maar mijn simulatie resultaten niet aan die regel.Om dezelfde rms jitter, de SNR voor een 5bits modulator moet beter zijn dan die van de 3bits regelventiel.Van de FFT resultaat Ik zie geen voordeel voor multibit modulator in afnemende de jitter effect omdat ze laten zien identiek SNR voor voor 1,3 en 5bits regelventielen.Wat ik gebruikt in de DAC is een NRZ pulsgeneratoren vorm.De verilog-een model voor quantizer & DAC wordt weergegeven in de volgende lijst.
Citaat:"include" discipline.h "

"include" constants.h "module vergelijkingslocatie (vin_p, vin_n, clk, voutp, voutn);

input vin_p, vin_n, clk;

uitgang voutp, voutn;

elektrische vin_p, vin_n, clk, voutp, voutn;

parameter real vrp15 = 30;

parameter real vrp14 = 28;

parameter real vrp13 = 26;

parameter real vrp12 = 24;

parameter real vrp11 = 22;

parameter real vrp10 = 20;

parameter real vrp9 = 18;

parameter real vrp8 = 16;

parameter real vrp7 = 14;

parameter real vrp6 = 12;

parameter real vrp5 = 10;

parameter real vrp4 = 8;

parameter real vrp3 = 6;

parameter real vrp2 = 4;

parameter real vrp1 = 2;

parameter real vrzo = 0;

parameter real vrn1 = 2;

parameter real vrn2 = 4;

parameter real vrn3 = 6;

parameter real vrn4 = 8;

parameter real vrn5 = 10;

parameter real vrn6 = 12;

parameter real vrn7 = 14;

parameter real vrn8 = 16;

parameter real vrn9 = 18;

parameter real vrn10 = 20;

parameter real vrn11 = 22;

parameter real vrn12 = 24;

parameter real vrn13 = 26;

parameter real vrn14 = 28;

parameter real vrn15 = 30;parameter real vda16p = 15;

parameter real vda15p = 13;

parameter real vda14p = 11;

parameter real vda13p = 9;

parameter real vda12p = 7;

parameter real vda11p = 5;

parameter real vda10p = 3;

parameter real vda9p = 1;

parameter real vda8p = 15;

parameter real vda7p = 13;

parameter real vda6p = 11;

parameter real vda5p = 9;

parameter real vda4p = 7;

parameter real vda3p = 5;

parameter real vda2p = 3;

parameter real vda1p = 1;

parameter real vda1n =- 1;

parameter real vda2n =- 3;

parameter real vda3n =- 5;

parameter real vda4n =- 7;

parameter real vda5n =- 9;

parameter real vda6n =- 11;

parameter real vda7n =- 13;

parameter real vda8n =- 15;

parameter real vda9n =- 1;

parameter real vda10n =- 3;

parameter real vda11n =- 5;

parameter real vda12n =- 7;

parameter real vda13n =- 9;

parameter real vda14n =- 11;

parameter real vda15n =- 13;

parameter real vda16n =- 15;

parameter real trans_clk = 0;

parameter real tdel = 1p uit (0: INF);

parameter real trise = 1p uit (0: INF);

parameter real tfal = 1p uit (0: INF);echte vin, VOP, von;analoge beginnen

@ (initial_step ( "AC", "DC", "overgang", "XF")) beginnen

VOP = 0;

von = 0;

eindigen

vin = V (vin_p, vin_n);

@ (cross (V (clk)-trans_clk, 1)) beginnen

geval (1)

(VIN <= vrn15): beginnen VOP = vda16n; von = vda16p; einde

((vin> vrn15) & & (vin <= vrn14)): begin VOP = vda15n; von = vda15p; einde

((vin> vrn14) & & (vin <= vrn13)): begin VOP = vda14n; von = vda14p; einde

((vin> vrn13) & & (vin <= vrn12)): begin VOP = vda13n; von = vda13p; einde

((vin> vrn12) & & (vin <= vrn11)): begin VOP = vda12n; von = vda12p; einde

((vin> vrn11) & & (vin <= vrn10)): begin VOP = vda11n; von = vda11p; einde

((vin> vrn10) & & (vin <= vrn9)): begin VOP = vda10n; von = vda10p; einde

((vin> vrn9) & & (vin <= vrn8)): begin VOP = vda9n; von = vda9p; einde

((vin> vrn8) & & (vin <= vrn7)): begin VOP = vda8n; von = vda8p; einde

((vin> vrn7) & & (vin <= vrn6)): begin VOP = vda7n; von = vda7p; einde

((vin> vrn6) & & (vin <= vrn5)): begin VOP = vda6n; von = vda6p; einde

((vin> vrn5) & & (vin <= vrn4)): begin VOP = vda5n; von = vda5p; einde

((vin> vrn4) & & (vin <= vrn3)): begin VOP = vda4n; von = vda4p; einde

((vin> vrn3) & & (vin <= vrn2)): begin VOP = vda3n; von = vda3p; einde

((vin> vrn2) & & (vin <= vrn1)): begin VOP = vda2n; von = vda2p; einde

((vin> vrn1) & & (vin <= vrzo)): begin VOP = vda1n; von = vda1p; einde

((vin> vrzo) & & (vin <= vrp1)): begin VOP = vda1p; von = vda1n; einde

((vin> vrp1) & & (vin <= vrp2)): begin VOP = vda2p; von = vda2n; einde

((vin> vrp2) & & (vin <= vrp3)): begin VOP = vda3p; von = vda3n; einde

((vin> vrp3) & & (vin <= vrp4)): begin VOP = vda4p; von = vda4n; einde

((vin> vrp4) & & (vin <= vrp5)): begin VOP = vda5p; von = vda5n; einde

((vin> vrp5) & & (vin <= vrp6)): begin VOP = vda6p; von = vda6n; einde

((vin> vrp6) & & (vin <= vrp7)): begin VOP = vda7p; von = vda7n; einde

((vin> vrp7) & & (vin <= vrp8)): begin VOP = vda8p; von = vda8n; einde

((vin> vrp8) & & (vin <= vrp9)): begin VOP = vda9p; von = vda9n; einde

((vin> vrp9) & & (vin <= vrp10)): begin VOP = vda10p; von = vda10n; einde

((vin> vrp10) & & (vin <= vrp11)): begin VOP = vda11p; von = vda11n; einde

((vin> vrp11) & & (vin <= vrp12)): begin VOP = vda12p; von = vda12n; einde

((vin> vrp12) & & (vin <= vrp13)): begin VOP = vda13p; von = vda13n; einde

((vin> vrp13) & & (vin <= vrp14)): begin VOP = vda14p; von = vda14n; einde

((vin> vrp14) & & (vin <= vrp15)): begin VOP = vda15p; von = vda15n; einde

(vin> vrp15): beginnen VOP = vda16p; von = vda16n; einde

ENDCASE

eindigen

V (voutp) < overgang (VOP, tdel, trise, tfal);

V (voutn) < overgang (von, tdel, trise, tfal);

eindigen

endmodule

 
Hi guys,

kunt u ook uw discussie leiden hier?Aangezien ik zeer interessant in dit onderwerp, of zou ik willen toevoegen aan uw mailinglijst: currentmirror (at) gmail.com

btw, ik begrijp niet waarom RZ heeft erger jitter prestaties in vergelijking met NRZ, zeg ruwweg rond-6dB normaal gesproken in termen van SNR.

bedankt

cm

 
Het volgende is de klok model
Citaat:"include" constants.vams "

"include" disciplines.vams "module ClockJitter (uit);

uitgang uit;

elektrische out;

parameter real freq = 1 uit (0: INF);

parameter real VLO =- 1, VHI = 1;

parameter echte tt = 0.01/freq uit (0: INF);

parameter real td = 3n van [0: INF);

parameter real jitter = 0 van [0:0.1 / freq);

integer n, zaad;

echte next, dT, vo;

analoge beginnen

@ (initial_step) beginnen

zaad = 286;

Volgende = 0.5/freq $ abstime;

eindigen

@ (timer (volgende)) beginnen

n =! n;

dT = jitter * $ dist_normal (zaad, 0,1);

next = Volgende 0.5 / freq 0.707 * dT;

eindigen

vo = n? VHI: VLO;

V (uit) < overgang (vo, TD, tt);

eindigen

endmodule

 
hi zesde,

dank u voor uw antwoord!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />in feite, ik weet NRZ heeft jitter betere prestaties (in termen van SNR) dan RZ en de 6dB is de conclusie van het papier dat je hebt geüpload.

Maar ik voel de'6 dB beter 'conclusie is niet erg nauwkeurig, omdat voor de NRZ jitter is ook afhankelijk van het nummer van de overgangen.verwijzen wij u naar de grafiek i bevestigd: uit klokcyclus, 2 tot 3 en klok 6 tot 7, is er geen jitter in verband met de NRZ!.maar voor NZ, ongeacht wat de bit is de jitter zal altijd worden geassocieerd met elk half klokcyclus.dit wordt in detail besproken in
het boek
van kersen.

2ndly, de voornaamste problemen maakt me verward, is hoe veel "slechter" van de jitter effect op RZ dan NRZ, of hoe het kwantificeren van de jitter effect in termen van SNR.door de manier, om de jitter effect, men moet ook rekening met het feit dat in elke helft cyclus, de energie die per rand van RZ is slechts 1 / 4 van dan van NRZ: RZ = (A1-0) ˛ = 1 en NRZ = (1 - (-1)) ˛ of (-1-1) ˛ = 4.in deze zin, NRZ is infeiror dan RZ (ben ik juist?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />

).opnieuw in cherry's boek, NRZ zal 10log (2 * N / NT) in termen van dB SNR beter dan RZ, waarbij N het totale aantal bits en NT is de totale overgang.Ik weet niet goed begrijpen hoe dit nummer komt uit ...heb ik mezelf duidelijk over de vraag?

bedankt!

cm
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 
currentmirror2000 schreef:

hi zesde,dank u voor uw antwoord!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

in feite, ik weet NRZ heeft jitter betere prestaties (in termen van SNR) dan RZ en de 6dB is de conclusie van het papier dat je hebt geüpload.Maar ik voel de'6 dB beter 'conclusie is niet erg nauwkeurig, omdat voor de NRZ jitter is ook afhankelijk van het nummer van de overgangen.
verwijzen wij u naar de grafiek i bevestigd: uit klokcyclus, 2 tot 3 en klok 6 tot 7, is er geen jitter in verband met de NRZ!.
maar voor NZ, ongeacht wat de bit is de jitter zal altijd worden geassocieerd met elk half klokcyclus.
dit wordt in detail besproken in het boek van kersen.2ndly, de voornaamste problemen maakt me verward, is hoe veel "slechter" van de jitter effect op RZ dan NRZ, of hoe het kwantificeren van de jitter effect in termen van SNR.
door de manier, om de jitter effect, men moet ook rekening met het feit dat in elke helft cyclus, de energie die per rand van RZ is slechts 1 / 4 van dan van NRZ: RZ = (A1-0) ˛ = 1 en NRZ = (1 - (-1)) ˛ of (-1-1) ˛ = 4.
in deze zin, NRZ is infeiror dan RZ (ben ik juist?
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" /> ).
opnieuw in cherry's boek, NRZ zal 10log (2 * N / NT) in termen van dB SNR beter dan RZ, waarbij N het totale aantal bits en NT is de totale overgang.
Ik weet niet goed begrijpen hoe dit nummer komt uit ...heb ik mezelf duidelijk over de vraag?bedankt!cm
 
zesde schreef:Hoi, cm

U hebt gelijk.
de 6dB is een grove schatting en ik halen deze waarde, want het is erg makkelijk te begrijpen.

Voor uw vraag, ik denk dat er misschien iets mis.
Als je leest Cherry's boek zorgvuldig vindt u uw antwoord.
Zie Page114, "In een RZ modulator ....."

Cherry maakt gebruik van een woord "relatief", denk ik dat zijn de kritieke punt.

In andere woorden, voor dezelfde structuur, als we verandering NRZ golfvorm in RZ golfvorm, kan je je coëfficiënten unchange?
Als je gebruik maakt van spanning feedback, de weerstanden moeten worden teruggebracht tot de helft van zijn oorspronkelijke waarde of de hoogte van de feedback die spanning moet worden verhoogd tot het dubbele van de oorspronkelijke waarde.
Als u gebruik currren feedback, de huidige waarde moet verdubbelen.
Dat is alles.

Ik hoop dat dit zal helpen je.zesde
 
Citaat:Hi zesde,Ik begrijp wat je bedoelt over de coëfficiënten schaalvergroting, maar in het boek pg114, staat:

"Maar nu, de energie wordt overgebracht, maar de helft meer dan een klok cyclus; σβ is dus twee keer zo groot in verhouding tot de energie-overdracht in een RZ modulator"naar me, dit is niet gerelateerd aan de coëfficiënten, maar iets over de energie (of macht?) overdracht, die ik niet helemaal begrijp.
al deze worden gebruikt voor de berekening van de effectieve waarde van σ ˛ (δy).btw, wat is uw manier om te simuleren jitter?
een time-variërend jittered klok?bedankt,cm
 
Ik denk dat ik heb gevonden over het antwoord op mijn vraag.Het probleem ligt in de klok generator module, die wordt beschreven door verilog-a.De jitter in welk blok is een FM-jitter, die zal worden gecombineerd met de stijging van de tijd.In feite is de geaccumuleerde jitter die begrenzer de modulator
de prestaties.
De DAC-blok heeft ook een min-probleem, maar niet kritisch.Als iemand wilt gebruiken,
moet u betalen enige aandacht aan het referentieniveau.
Dankzij Bharath en cm!
Er ontstaan een nieuwe vraag van de klok jitter.Iedereen die intersting in kan verwijzen naar de volgende link
ftopic156972.html
We kunnen bespreken in meer gedetailleerd.

zesde

 
Thank you very much for your sharing!Het is indead zeer nuttige informatie voor mij!

Ik zal zeker mijn eigen problemen als ik een ontmoeting.

cm

 
zesde schreef:

Ik denk dat ik heb gevonden over het antwoord op mijn vraag.
Het probleem ligt in de klok generator module, die wordt beschreven door verilog-a.
De jitter in welk blok is een FM-jitter, die zal worden gecombineerd met de stijging van de tijd.
In feite is de geaccumuleerde jitter die begrenzer de modulator de prestaties.

De DAC-blok heeft ook een min-probleem, maar niet kritisch.
Als iemand wilt gebruiken, moet u betalen enige aandacht aan het referentieniveau.

Dankzij Bharath en cm!

Er ontstaan een nieuwe vraag van de klok jitter.
Iedereen die intersting in kan verwijzen naar de volgende link

h ** p: / / www.edaboard.com/ftopic156972.html

We kunnen bespreken in meer gedetailleerd.zesde
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top