ISE6.1 Bug??

[alext]

Hi All!
Ik heb een probleem met LUT (een van hen) in
schematische Design in ISE6.1.Alle signalen aangesloten op de ingangen van de LUT's zijn consedered als ongebruikte, dus ze worden verwijderd met LUT's verbonden met hen.De reden van dit lijken te kloppen * vhf met aanvullende INIT verklaring.Dit alles gebeurt er als ik gebruik VHDL taal in project eigendom, in geval van Verilog alles is OK.Ik zal variëren blij te weten dat ik verkeerd!Ik zal zeer waarderen alle hulp te overwinnen dit zeer annoing probleem.Thanks in advance.

 

[henrik2000]

Mag je zou kunnen proberen te downloaden service pack III.Het is nu beschikbaar (31 dec 2003), zelfs als service pack II wordt verondersteld avaolable komende maand april!?

Gelukkig nieuwjaar

Sante

 

[Jayson]

henrik2000 wrote:

Mag je zou kunnen proberen te downloaden service pack III.
Het is nu beschikbaar (31 dec 2003), zelfs als service pack II wordt verondersteld avaolable komende maand april!
?Gelukkig nieuwjaarSante