Is systeem verilog de toekomst?

[Vivek]

Hoi
Systeem verilog is nu statndardized en heeft last van de industrie te ondersteunen.Aangezien het een HDVL zal SV proceeed tot standaard verilog vervangen / VHDL in het ontwerp?Zal SV langzaam vervangen Vera en Specman / E als de taal voor de controle?Deel uw mening over dit ..

Bedankt
Vivek

 

[Nandy]

Verilog is zo succesvol dat veel bedrijven hun eigen efficiënte WRAP stroming op het hebt gemaakt.Tenzij SV toont veel sterker mulse, zie ik niet een grote overgang zal gebeuren in de nabije toekomst.

Nandy
www.nandigits.com
Netlist Debug / ECO in de GUI-modus.

 

[yeewang]

Ik ben het met Nandy.
Persoonlijk denk ik dat SystemC zal een betere toekomst voor het hebben over gratis simulatie en een stel jongens werken in OSCI, kan het eenvoudig worden vastgesteld door software engineers, heeft het goede koppeling tussen de verschillende abstractieniveaus en etc.

BTW, Nandy, probeerde ik uw gereedschap een beetje, wordt de GUI gemaakt door tk of sth.?Ik denk dat het een goed begin, maar als een comercial eda, nog weg te gaan.

 

[Nanako]

zij heeft echt afhangen van hoe EDA-leverancier aanstuurt SystemVerilog.Op specificatie alleen SystemVerilog kunnen vervangen vera, specman voor de verificatie taal, maar hebben alle de EDA-leveranciers geïmplementeerd al deze functies is nog een andere vraag.

 

[Nandy]

Hi Yeewang

Dank u voor het gebruik van GOF.Ik ben nog steeds het toevoegen van meer en meer functies.En tunning up GUI interface die in Tk.Ik zou appericiate als u wijzen eventuele verbeteringen.

Bedankt.

Nandy
www.nandigits.com
Netlist Debug / ECO in de GUI-modus.

 

[xworld2008]

Ik denk dat systeem verilog beter dan vera, e in verificatie, becase vera, e is een co-simulatie, en nu hebben zachte cadans om het systeem te leveren verilog

 

[bansalr]

verilog systeem is zeker gaan vooruit in verificatie domein.Het hangt ook af van de EDA-leveranciers ondersteunen.Omdat mensen comfortabel met verilog zodat Veilog systeem zal zeker hebben en rand over propritery taal als e.

Maar we kunnen niet vergelijken met SystemC.sinds SystemC volledig zal onderzoeken van een nieuwe
domein dat wordt ESL.and SystemC hebben meer voordeel in het verkennen van de executibale specificatie modellering en beetje op de controle ook.

Zoals ik heb gedaan enquête over de VSV-instrumenten.Bijna alle industrie VSV-support tools SystemC in een of andere manier.

 

[aji_vlsi]

Nandy schreef:

Verilog is zo succesvol dat veel bedrijven hun eigen efficiënte WRAP stroming op het hebt gemaakt.
Tenzij SV toont veel sterker mulse, zie ik niet een grote overgang zal gebeuren in de nabije toekomst.Nandy

www.nandigits.com

Netlist Debug / ECO in de GUI-modus.

 

[nagraj]

aji_vlsi wrote:Nandy schreef:

Verilog is zo succesvol dat veel bedrijven hun eigen efficiënte WRAP stroming op het hebt gemaakt.
Tenzij SV toont veel sterker mulse, zie ik niet een grote overgang zal gebeuren in de nabije toekomst.Nandy

www.nandigits.com

Netlist Debug / ECO in de GUI-modus.

 

[vizpal]

Veel bedrijven zijn begonnen met verschuift naar SV.Een goede reden is dat -> ondersteunt DESIGN en verificatie.Maar het zou een heel erg lange tijd om te stabiliseren ...

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Exclamation" border="0" />Wie weet, wat als er iets komt beter in tussen???

 

[sanjay11]

verilog systeem is goed maar kan niet vervangen 'e' als het meer geavanceerd, krachtig.
maar het is gratis.

 

[modelsim62c]

sanjay11 wrote:

verilog systeem is goed maar kan niet vervangen 'e' als het meer geavanceerd, krachtig.

maar het is gratis.

 

[vikas_lakhanpal27]

Niemand kan voorspellen anyones toekomst!
Laten we eens kijken wat er gebeurt ..

 

[Moorhuhn]

System Verilog is naar mijn mening nu al Nr.1.Het is sw onafhankelijk is en dus sw verkopers zijn zeer gemotiveerd aan te bieden stelletje nuttig libs gratis.
(Zie AVM van Mentor - ondersteund SV en SystemC, onlangs OVM van Mentor en Cadence - ondersteuning van slechts SV (!))

Ik zou niet aanraden om te beginnen met SV vanaf nul opnieuw te gebruiken, zonder enige lib.Dit is niet zoals Verilog of VHDL je kon gewoon beginnen te spelen met en redelijke resultaten in redelijke termijn te krijgen.