Is het mogelijk om synthetiseren?

[elektrom]

Is het mogelijk om de post-place & route netlist synthetiseren?Elke manier om dat te doen?Is het veilig verzenden VHDL / verilog timing model van de klant voor de evaluatie te stellen?

 

[masai_mara]

elektrom wrote:

Is het mogelijk om de post-place & route netlist synthetiseren?
Elke manier om dat te doen?
Is het veilig verzenden VHDL / verilog timing model van de klant voor de evaluatie te stellen?

 

[Renjith]

elektrom wrote:

Is het mogelijk om de post-place & route netlist synthetiseren?
Elke manier om dat te doen?

 

[elektrom]

Hi Renjith,
In het geval dat iemand wilt uw ontwerp heb en gebruik het illegale wijze.
Rdgs,
Elektrom

 

[haoboy]

waarom u wanna do it?

 

[sarath51]

Is dit met betrekking tot FPGA of ASIC Flow?en hoe is het nuttig

 

[hercules007]

sarath51 wrote:

Is dit met betrekking tot FPGA of ASIC Flow?
en hoe is het nuttig

 

[bibo1978]

Ik denk dat u WLF bestanden kunt verzenden, maar ook al ben je nog steeds in gevaar, dus meestal je kan een Snap Shots "JPEG" van uw testbench "simulatie" resultaten,
Ik geloof dat er een andere manier is die gebruik maken van een aantal cryptografische techniek zodat er geen inverse techniek kan worden gedaan, maar ik weet het op deze manier, dus kan iemand helpen "links ten minste"

Nee nog niet klaar folks