Integratie HDL modules en CoreGenerator delen EDK

R

Rob B

Guest
Heb ik op dit vandaag en hebben gevonden meerdere werk-stromen, maar ik
ben nog steeds verward.

Ik moet twee dingen doen, waarvan het eerste is niet kritisch zijn als ik zou kunnen schrijven een MicroBlaze software bestuurder en bit-bang.Met behulp van een HDL-module zou een bonus al, en kan de snelheid wat omhoog als ik het gebruik van interrupts.Ik denk dat deze dingen zijn in wezen hetzelfde uit het oog om te werken met een MB en EDK.

1.Voeg een Verilog HDL-module op de MB in de EDK.
2.Voeg een CoreGenerator module (een FFT kern) aan de MB in de EDK.

Moet ik om deze in ISE en creëren een soort poort vertaling naar interface naar de On-chip Peripheral Bus?Zet ik de modules in een nieuw project in ISE met een top niveau dat doet het in kaart brengen?

Heeft iemand nog een beknopte informatie over dit onderwerp kunt u?

Groeten,

Rob

 
Ik denk dat een "Create Custom Perifere" in EDK zal je helpen.U moet ook de IPIF documentatie.

 
De Aangepaste Perifere wizard genereert VHDL alleen, ik heb alleen gebruikt Verilog HDL.

Is er een manier om dit of VHDL is de enige manier?

Heeft iemand in geslaagd om een CoreGenerator FFT kern met succes in een EDK project of ga ik over dat de verkeerde manier?

 
Ik zie nu dat ik te maken conforme controllers voor interactie met processor bussen, FSL en OPB.De controller samenvattingen van de kernen van de CPU in plaats van ze wordt direct aangesloten.

Nu ik nope ik kan leren genoeg VHDL in een kwestie van dagen

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

.Er lijkt niet veel Veriog steun voor dit in de instrumenten.

 
Hoi,
U kunt uw verilog code zonder enig probleem.
Dan moet je synthetiseren uw code en voeg het resultaat (. Edf of. EDN) aan je project.
In "maken en importeren perifere" optie gebruik "maken" (als je wilt toevoegen aan uw ip OPB of FSL Bus) en kiest u de benodigde opties.Gemaakt VHDL bestand met de naam user_logic.vhd heeft monster codes.verwijder alle codes behalve poort verklaringen (gebruik VHDL als een wrapper).
Vervolgens gebruik "maken en importeren perifere" voor de tweede keer en kies importeren.voeg gemaakt IP en controleren netlist (. EDN of. edf) en voeg vervolgens uw. EDN aan het project.
Ik probeer dit en het werkt goed.Hopelijk werkt het voor jou.

 
Ik heb twee modules die ik nodig heb is een van CoreGen, springen in het diepe einde hier maar ik heb niet echt veel keuze

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

.

Moet ik deze stroom correct?

Bouw mijn FFT deel met behulp van CoreGen.

Gebruik XPS "Maak of Import Peripheral" om een template die zal worden bevestigd via FSL of OPB.

Ik krijg een beetje verloren in deze fase ...

Is de sjabloon HDL gegenereerd door XST instantiëren de FFT dat CoreGen gemaakt?

Moet ik dan een verbinding van de havens in de sjabloon HDL aan de betrokken die van de FFT?Ik heb een kijkje op de Xilinx documentatie en vinden dat dit min of meer precies wat ik wil:

xilinx.com/support/documentation/application_notes/xapp529.pdf

Pagina 10 toont het beetje dat ik het meest geïnteresseerd zijn in, maar het is niet zo ver gaan om uit te leggen wat "idct_core.vhd" doet en ik hebben geen blootstelling aan VHDL en kan daarom niet zeggen uit hun voorbeeld code.

 
Over "maken en importeren perifere", misschien kan dit helpen:
http://www.xilinx.com/support/documentation/application_notes/xapp967.pdfcoregen output (. NGC of. EDN) moet worden toegevoegd aan uw sjabloon gemaakt.
ook u nodig hdl wrapper.
Uw top-module (FFT of enige) havens gemaakt uw wrapper.
dan zal het geïnstantieert.

En over xapp529, ik denk het niet vertellen iets over coregen gemaakte kern.Misschien moet ik lezen aandachtig

 
Toep.downloads nota xapp529 omvat niet CoreGen modules specifiek.

Ik denk dat ik wil gewoon FSL.

De stappen die ik heb genomen:

CoreGen gebruikt om een kern-project, gewijzigd ontwerp binnenkomst Verilog, geselecteerd "Create Netlist Wrapper met IO pads" (ik weet niet of ik dat).Dat gaf me de volgende bestanden.

# Output producten lijst voor <FFTCore>
FFTCore.ngc
FFTCore.v
FFTCore.veo
FFTCore.xco
FFTCore_flist.txt
FFTCore_padded.edn
FFTCore_xmdf.tcl
wrap_TRIG_ROM.mif

Vervolgens heb ik gebruikt XPS Perifere wizard voor het maken van een sjabloon (tot mijn belangrijkste project).Noemde het fft0, toegevoegde FSL, geselecteerd Verilog.Dit creëerde een aantal bestanden en de HDL, fft0.v.

Wat is de volgende stap?

Waar en hoe kan ik de verbinding FFTCore aan de FSL ingeschakeld sjabloon?

Hartelijk dank voor de hulp, ik
ben verward over deze

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

.

 
Hoi,

Ik denk dat je moet niet controleren "Create Netlist Wrapper met IO kussentjes" omdat FFT is een module in je hele ontwerp en
de havens zijn niet IO pinnen, ben ik gelijk?

Ok, over scheppen in perifere XPS: Controleren verilog optie voor het maken van fft.v misschien niet goed werkt.Voor mij werkt het niet in ieder geval.Ik vond dat mijn verilog codes niet toegepast op deze manier.Maar misschien was het bacause doen s.th.verkeerd.dus ik hoef s.th.anders

Als je niet controleert deze optie en fft.vhd aangemaakt, kunt u uw core havens uit fft.vho (moet worden gecreëerd door coregen).

Vervolgens dient u gebruik te maken perifere invoer en het gebruik van de naam fft u gekozen vóór.Check HDL en netlist en voeg fft.edn (vanaf coregen) en fft.vhd (in pcores map die u toevoegt aan uw poorten) wanneer gevraagd.

 
Oh!De IO-wrapper is om het IP toegankelijk van buiten de FPGA?

Ik moet dat voor een van mijn kernen, alleen bepaalde pinnen al, de rest kan blijven intern.

Ik heb
er een beetje vooruitgang, begon ik uit de software-kant.Ik heb een sjabloon voor FSL en ingevoerd, en zijn met behulp van de steekproef HDL te proberen om erachter te komen wat ik moet doen.

Ik ga proberen om de ADC bestuurder uit deze draad http://www.edaboard.com/viewtopic.php?t=297773 in een FSL sjabloon morgen.Dat moet een deel van de havens worden extern naar sommige GPIO pinnen (ik denk dat zal mijn volgende vraag

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

).

Ik denk dat de FSL bus kader werkt hoe dan ook,
als ik me te kunnen schrijven van een waarde voor het lezen en dan weer met behulp van de microblaze_bwrite_datafsl soort functies.

 
als u uit kern generator een DDR-module.hoe u alle VHDL-bestanden.je doet het met BBD?

 
Hoi,
Kunt u uitleggen uw vraag?Ik kan niet begrijpen dat u

 
hallo:)

Ik probeer u een Micron DDR interface controller voor Spartan3 gezin gererated uit coregen.het geheugen gegenereerd correct, ik ben het uitvoeren van de ise_flow.bat voor het uitvoeren van de synthese en de plaats en route.Omdat ik probeer te importeren deze kern te XPS (ver.9.1i) gebruiker repository en interfacing de OPB bus, maar ik kan niet.
Ik heb op het web zoeken maar niet kunnen vinden van een stap-voor-stap handleiding voor het geheugen hoe het te doen.Gevonden algemeen. PDFs over "creëren invoer perifere" maar
didnt vinden ze nuttig zijn.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top