integer deling in VHDL synthese

[amburose]

In mijn project simulatie is gedaan ..

maar in de synthese cant doen integer deling ...

bv: c <= (K * N) / T;

K, N, T-ingangen ...

de manier om het op te lossen ....
als er iemand weet please help me .....

 

[avimit]

je kunt doen repetetive aftrekken voor.Of
kunt u gebruik maken van Newton-Raphson methode voor het
KR,
Avi
http://www.vlsiip.com

 

[amitgangwar_vlsi]

Als u het aantal met 2 ^ n middelen (2,4,8,16,32 .......)
dan kun je naar links direct het nummer van n bits.

 

[echo47]

Een andere mogelijke aanpak is om vlak 1 / T in een blok rom, en vervolgens te vermenigvuldigen (K * N) * (1 / T)

 

[keano]

Wat is de doelgerichte FPGA?

 

[Tulipe186]

Hallo iedereen,

Ik ben proberen te doen, alleen dit:
varU2int <= U2 / 2; met (varU2int: integer bereik 0 tot 1023: = 0

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />en mijn probleem is: Ik heb een aantal beetje varU2int (10) op 'U' en niet (0 of 1)
Hoe kan ik dit vermijden?

 

[davidgrm]

U2 / 2 is hetzelfde als het doen 1 rechts verschuiven naar U2