instnciate een VHDL-module in een verilog hiërarchie help !!!!!!

H

havik

Guest
Hi vos,
Uw hulp nodig zo snel mogelijk naar een VHDL-module instanciate in een verilog
Hiërarchie.
Please help hoe dit te doen.
Moet ik dit doen hetzelfde als een gewone verilog instanciation ?????
Hawk.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
havik wrote:

Hi vos,

Uw hulp nodig zo snel mogelijk naar een VHDL-module instanciate in een verilog

Hiërarchie.

Please help hoe dit te doen.

Moet ik dit doen hetzelfde als een gewone verilog instanciation ?????

Hawk.
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
Hoe moet ik bijvoorbeeld de VHDL?
moet ik gebruiken VHDL syntaxis van instanciation in de verilog bron?
of moet ik gebruiken verilog syntaxis van instanciation van de VHDL-module
de verilog bron????
nog steeds hulp nodig.
groeten,
havik.

 
havik wrote:

Hoe moet ik bijvoorbeeld de VHDL?

moet ik gebruiken VHDL syntaxis van instanciation in de verilog bron?

of moet ik gebruiken verilog syntaxis van instanciation van de VHDL-module

de verilog bron????

nog steeds hulp nodig.

groeten,

havik.
 
havik wrote:

Dit werkt niet.

nog steeds hulp nodig heeft,

Hawk.
 
Hoi,
Hoe moet ik dit doen in de simulatie proces niet in de synth '?
Ik gebruik nc sim.
Hoe moet ik vertellen novas / NC om het correct lezen?
Groeten,
Hawk.

 
Wat doe je meen link voor het ontwerp???
in de simulatie proces.
Hawk.

 
havik wrote:

Hoi,

Hoe moet ik dit doen in de simulatie proces niet in de synth '?

Ik gebruik nc sim.

Hoe moet ik vertellen novas / NC om het correct lezen?

Groeten,

Hawk.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top