Implementatie in FPGA

[subraml]

hoi
Ik wil schrijven verilog de code voor de array vermenigvuldiging (3x3 met 3x3 en 1x3 met 3x3) zonder een vermenigvuldigingsfactor slechts met behulp van toevoegingen logica

matrix heeft een aantal negatieve waarde ook.matrix-waarde kleiner is dan een enkel
Iedereen kan mij vertellen hoe kunnen we de hardware-implementatie van deze arry vermenigvuldiging

 

[ADAP]

U kunt een kijkje nemen op de volgende link die voorbeelden van multiplicatoren:
http://www.csee.umbc.edu/help/VHDL/samples/samples.html

U kunt ook verwijzen naar Computer Arithmetic boeken die hebben verschillende vermenigvuldiging algoritmen.

Er is ook een andere site:
http://www.eecs.lehigh.edu/ ~ caar / toolspg.html
die instrumenten die multiplicatoren maar ze zijn beschikbaar op aanvraag.

 

[cedance]

OK, ik denk ur probleem is bij de uitvoering op een hardware.Als u een statisch FPGA kit, dan af van de code in VHDL of verilog vinden als ze gesynthetiseerd en gebruik vervolgens Webpack (Xilinx gebaseerde FPGA's) om hen gedownload naar de processor ...Ik denk dat zou kunnen gebeuren in een week tijd als u een beginner.

/ cedance

 

[nj_jack]

kunt u verwijzen naar de bibliotheek of het IP-kern.