Ik heb hulp nodig met VHDL registreren

[pioneer9112]

Ik vroeg me af hoe een register in heks ik kan schrijven 4bits Een input en 4bits B input.neem dan deze gegevens uit het register en som hen.sorry voor mijn engels

 

[GCK]

gebruik van concatenatie operator zal het oplossen van uw probleem.
U hebt de 8 bit breed signaal worden aangegeven en assigne de waarden van A en B met behulp concatenatie operator.

 

[mayanknaugaien]

door gebruik te voeren lookahead generator codering u kunt wht u gedaan wilt ... elke ingang moet van 4 bits

 

[shanmugaveld]

if (addr van A) en (write_en = 1)
A (3 Downto 0) <= data (3 Downto 0)
if (addr van B) en (write_en = 1)
B (3 Downto 0) <= data (3 Downto 0)

- Om aaneenschakelen de ingang A en B
C (7 Downto 0) <= A & B;
- De som van de ingangen A en B
D (4 Downto 0) <= A B;

 

[pioneer9112]

thx voor de hulp, maar ik heb meer hulp nodig

Ik creat een register ARCHITECTUUR en adder ARCHITECTUUR in hetzelfde project, Xr en Yr moeten worden genomen uit het register

LIBRARY IEEE;
GEBRUIK ieee.std_logic_1164.all;
GEBRUIK IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY R3G IS
PORT (X, Y: IN STD_LOGIC_VECTOR (3 Downto 0);
Xr, Yr: OUT STD_LOGIC_VECTOR (3 Downto 0);
Klok, Reset: IN STD_LOGIC);
END R3G;

ARCHITECTUUR gedrag van R3G IS
BEGIN
PROCESS (Reset, Klok)
BEGIN
IF Reset = '1 'THEN
Xr <= (OVERIG => '0 '); Yr <= (OVERIG => '0');
Elsif Clock'EVENT en klok = '1 'THEN
Xr <= X; Yr <= Y;
END IF;
END PROCESS;
END Behavior;

-------------------------------------------------- -----------------------

LIBRARY IEEE;
GEBRUIK ieee.std_logic_1164.all;
GEBRUIK IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY bedrag
PORT (Xr, Yr: IN STD_LOGIC_VECTOR (3 Downto 0);
D: OUT STD_LOGIC_VECTOR (3 Downto 0));
END som;
ARCHITECTUUR gedrag van som
BEGIN
D <= Xr Yr;
END Behavior;