Ik heb hulp nodig bij een pijpleiding ADC

[PaloAlto]

Ik ontwierp een 12bits pijplijnsnelheid ADC.Ik heb al het silicium met mij en het gedrag is niet zo goed als verwacht

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

In feite kan ik niet uitleggen wat ze
aan het doen zijn.Nu ga ik uitleggen wat ik heb, als iemand zou kunnen geven me een hint over wat zou kunnen zijn niet, ik kom heel dankbaar.

De enige intern gegenereerde (bandgap) spanning die wordt gebufferd van de chip is VCM.De typische waarde volgens simulaties moeten worden 1.01V.De waarde die ik maatregel is 1.07V.

De vergelijking van het huidige verbruik gemeten waarden met de verwachte typ waarden tonen een goede correlatie met uitzondering van een paar modi werken: in de stand-by stand, de huidige 15% hoger.Het tegenovergestelde gebeurt in een high-power modus waarbij de ADC sleept 20% minder stroom die het zou moeten.Voor de rest van de werkgroep modi, de huidige consumptie typ.Ik weet niet of deze twee dingen zou kunnen worden gerelateerd of niet op het eigenlijke probleem dat ik heb met de ADC.Het zou kunnen dat deze twee (kleine) problemen kan worden verklaard of andere manier en zij hebben niets te maken met de be-kwestie.

Het ding is dat als de ADC is aangesloten in normale bedrijfstoestand verkeren,
maar juist zorgt voor een synchronisatie-signaal van de voorwaarde clk.Ook een digitale uitgang wordt gegenereerd.Maar deze productie 12 bits digitale code is verkeerd:

* Het blijkt een zeer hoog offset (180mV) voor 0 diff-input.De laatste 6 bits geluid
* Het verzadigd met een DC-waarde dat is slechts de helft FS
ca. (5 bits geluid)
* Aanbrengen van een kleine DC-waarde geeft een winst tussen de 2 en 3 (6 of meer bits lawaai)
* Aanbrengen van een sinusvormige signaal toont opnieuw hoge winst en een hoop lawaai.Ik ben ook een paar van de vangsten te laten zien op het gedrag van een klein ingangssignaal en een grotere, maar nog half FS

Het lijkt te wijzen op een mogelijk probleem met de verwijzing spanningen, maar VCM lijkt OK.Er zou kunnen worden in plaats iets met een van de etappes, maar ik weet werkelijk niet wat er zou kunnen worden.

Ik waardeer alle hulp.
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[rfsystem]

Heeft u een specerij niveau simulatie van het volledige ADC?

Is de uiteindelijke simulatie blijkt specifieke verschillen tussen parasitaire C winning, parasitaire RC-extractie en de schematische niveau simulatie?

Heeft u de chip pakket en bonding parasitics in de laatste simulatie?

Zijn de dimensionering van de referentie-source zijn gebaseerd op berekeningen die incooperate statische en dynamische belasting van de batterij caps?

 

[PaloAlto]

Hi rfsystem,

Bedankt voor uw antwoord.Ik zie geen soort problemen op simulatie niveau.Ik heb veel van simulaties voor de ADC alleen op RCX niveau, met inbegrip van start-sequentie, energieverbruik, geluid analyse, INL / dnl,
huidig verbruik, spanning, stabiliteit, ik weet het niet.Veel van hen echt.

Voor het volledige systeem (ADC test-chip padring pakket model boord model) Ik heb slechts een paar sims.In principe start-volgorde en INL / dnl met behulp van een sinusvormige signaal op de ingang.Het niveau gebruik ik voor elk blok is:

ADC: RCX van het gehele systeem, met inbegrip van de geleidelijke generatie, aanpassing logica, etc
testchip: RCX
padring: gewonnen uit de lay-out zonder parasitics (dit is te wijten aan het ontbreken van een blok schema's)
pakket: RLC model inclusief zelfregulering L, self-C en wederzijds tussen twee aangrenzende draden
boord: Dit is de zwakste model dat ik heb, omdat het alleen een paar parasitaire caps in enkele lijnen

Er zijn geen grote verschillen tussen SCH en RCX sims.Lineariteit krijgt iets slechter als gevolg van hogere Cs, geluid blijft hetzelfde, want er zijn hogere R's, maar ook hoger Cs die lawaai BW kleiner.

Ik heb het aan de Fab te controleren op mogelijke fabricage problemen, maar het lijkt te zijn op OK

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />Nogmaals, bedankt voor het helpenToegevoegd na 3 minuten:rfsystem schreef:

Zijn de dimensionering van de referentie-source zijn gebaseerd op berekeningen die incooperate statische en dynamische belasting van de batterij caps?

 

[rfsystem]

Het lijkt erop dat u zich bewust te zijn van alle mogelijke eenvoudige fittfalls.

Mijn ervaring is dat 90% van alle na fab kwesties zijn testbench volledigheid, 9% zijn model onvolledigheid en slechts 1% fab fouten.

Als je testen op 1 / 100 van de doelsnelheid lekkage zou kunnen zijn een probleem.Niet alleen op de caps voor de radix operatie maar alos op de CMD feedback als discrete tijd.

Is de ingangsspanning verschil?Is ist het recht hebben gemeenschappelijke modus?Zijn de bondings aangesloten?Is de pennen gesoldeerd toon de juiste DC?Is er een digitale correctie?Is het digitale deel verfied samen met de analoge specerijgewassen niveau simulatie?

 

[PaloAlto]

Ik heb al testen op 1 / 100 van de nominale freq, op 1 / 10 en tegen de nominale en altijd hetzelfde resultaat.
De ingangsspanning is differentieel, gemeenschappelijke modus is juist, bondings lijken OK, ik
heb gecontroleerd onder de microscoop.Er is slechts een analoge uitgang pin, VCM.Dit lijkt goed te zijn.Er wordt een synchronisatie-signaal, dat is ook correct.De digitale uitgang pinnen vertonen sommige code, ze gewoon de verkeerde

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutraal" border="0" />

 

[rfsystem]

Heb vele valkuilen een een kijkje nemen op de digitale vector signalen.Ik neem aan dat u met behulp van half schaal sinewave ingang.

Wat verbaast me niet het knippen en vervalsing, maar de asymmetrische ingang daar.Als u een sinewave ingang is er geen asymmetrische ingangssignaal.Als er een analoge asymmetrie moet worden anders als u de polariteit.Maar als het circuit is volledig symmetrisch moet dit een vals verband pad het LVS.Maar als er sprake is van een digitale fout kon gemakkelijk een asymmetrische code als resultaat.

Ik denk iets in de digitale misgaat.

De meest effectieve manier om te controleren of deze het uitvoeren van een full-chip analoog, HSim is typisch voor die maar Spectre werkt ook goed.

Heeft u het gesimuleerde het digitale deel analoge?

 

[PaloAlto]

Ik heb het al gedaan.Ik heb de volledige gesimuleerde chip alle analoge met spook en het werkt goed.

Ik denk nu over mogelijke problemen bij de fabricage, zoals bij het maken van etsen Vias en niet met goede verbindingen tussen de metalen die speciaal in het digitale deel dat gebruik maakt van een enkele Vias alleen.Maar dit is niet zo vaak denk ik ...

 

[rfsystem]

Als er fab probleem dat u zal zien dat verschillende resultaten over de monsters.

Heb je enkele maatregel aantal monsters?Mogelijk ook uit dezelfde wafer.

Als een middel is er dan niet zal worden gezaaid in een compleet ander patroon.

 

[jeffsky520]

Het lijkt er iets mis over digitale code s, misschien comparatoren, misschien code aanpassing circuit, misschien uw proces op de uitvoer van gegevens.
Mijn suggestie is kunt u de MSBs alleen wanneer u een zonde golf.
En naast de common-mode feedback circuit opnieuw.
Hoop dat je een aantal ideeën uit dat en behandelen.

 

[PaloAlto]

Met dank aan jullie beiden.

Ik heb maat 11 monsters van drie verschillende wafeltjes en altijd heb hetzelfde (meer of minder).Het ding is dat dit een re-spin van een functionele versie, net om de prestaties te verbeteren.Dat betekent dat de OTAs zijn veranderd, maar de verglijkingscircuits zijn dezelfde die al gewerkt in een vorige versie en hetzelfde gebeurt met de aanpassing logica.Wat deed veranderen enigszins was de fase generatie, natuurlijk, aan de nieuwe lay-out.

Ik ben de controle ook de paden af en lijkt het alsof ik had kunnen gaan een beetje kort op het aanbod kussentjes voor de CMOS uitgang kussentjes van de 12 bits.Toch zie ik niet in dat als de oorzaak van alles, want dan als ik een DC-signaal erg dicht bij het onderste spoor, slechts een paar van de LSBs zou veranderen en dat gebeurt niet.In feite is het geheel verzadigd totdat ik een veel groter signaal.

Ik blijf zoeken, ik waardeer uw ideeën, alsjeblieft, hou ze komen, ik moet ze allemaal

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />