i2c Starten en stoppen met het opsporen

[vipulsinha]

Hi all

Ik ben de uitvoering van de I2C Slavenmarkt en ik ben met behulp van het I2C klok SCL voor
het opsporen van de begin-en eindtijd conditie.Ik ben het opsporen van de begin-en
stoppen met succes in de simulatie, maar ik ben niet in staat om hetzelfde te doen in
de post synthese scenario.Meer krijg ik een setup tijd
strijd voor hetzelfde tijdstip in de analyse.Ik ben het uitvoeren van de I2C
op een zeer trage snelheid van 100kHz.

De code wordt hieronder

proces (SDA_IN, START_RST, rst)
beginnen
indien rst ='1 ', dan
STARTOP <='0 ';
- Elsif (START_RST ='1 '), dan
- STARTOP <='0 ';
elsif (SDA_IN'event en SDA_IN ='0 '), dan
STARTOP <= SCL;
end if;
einde proces;
-------------------------------------------------- ----------------------------
-
Stop voorwaarde detectie
proces (RST, SCL, SDA_IN, STARTOP)
beginnen
Als RST ='1 'of SCL ='0' of STARTOP ='1 ', dan
STOPOP <='0 ';
elsif SDA_IN ='1 'en vervolgens SDA_IN'event
indien SCL ='1 ', dan
STOPOP <='1 ';
end if;

end if;
einde proces;

Kan een geef me een betrouwbare manier om de opsporing van het starten en stoppen
voorwaarde dat de synthese tool doesnot geven elke setup tijd
overtreding.Ik ben niet met een grote klok voor de bemonstering van de eis
is het gebruik van de SCL alleen.Kunnen worden om op te slaan boord resourse en ruimte.

Hulp wordt gewaardeerd.Ik gebruik @ ltera
max. II CPLD en de
synthese tool is qu (at) rtus 9.0

Bedankt

Vipul

 

[tkbits]

Uw gepost code kloksnelheid op SDA_IN plaats van SCL.

 

[vipulsinha]

Ik heb om een zaak als de SCL hoog is en de gegevens wijzigingen van hoog naar laag dan is het een START conditie en wanneer de SCL hoog is en gegevens verandert van laag naar hoog dan is het een STOP conditie.Voortaan Mijn ontwerp en de code is ingesteld op SDA_IN

Elke andere manier zal worden zeer gewaardeerd

 

[RBB]

Dat
is hoe ik het doen.