[Hulp] Verilog simulatiemodellen probleem

[cheelgo]

Hoi,
Ik ben niet dat familar verilog simulatiemodellen,

------
padlib.v
------
module padlib (...);
input ...;
output ..;

wire ...;

...

...

`ifdef CVE
buf # 0.001 (...);
`anders
of # 0.001 (...);
"endif

endmoduleVraag

als ik wil alleen kracht van dit model gebruik CVE deel, Hoe kan ik configureren,

kan ik instellen CVE trueiemand kan helpen.
Thanks in advance?
Cheelgo

 

[AlexWan]

Elke simulator heeft het facultatieve van " te omschrijven macro ...".U kunt de gedetailleerde informatie van de VCS / ncverilog / ncsim / modelsim / ...-help.

 

[RP]

Hoi,

Ik heb niet helemaal begrijp uw vraag.Maar als je probeert te configureren
de verilog module, # gebruik compiler primitieven zoals "definiëren CVE".

RP