hulp nodig voor VGA timing beschrijving

[EDA_hg81]

Please help me om uit te vinden de VGA-timing beschrijving.
Kan ik realiseer twee delen FPGA een SDRAM door het delen van de databus en de controle van de bus SDRAM?

Bedankt<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />

 

[alpenliebe]

http://www.epanorama.net/documents/pc/vga_timing.html

Ik denk dat het kan u helpen

 

[Iouri]

U kunt proberen om impliment SDRAM controller in een FPGA en maak interface naar een andere, of zelfs iets anders laten we zeggen twee FPGA aangesloten op een CPLD met SDRAM controller op.
Delen van een SDRAM tussen twee FPGA uw lay-out zal ingewikkeld, en ook moet je twee SDRAM controllers die bron afval, en een of andere manier te synchroniseren die controllers hebben

Goede Gebrek!

 

[cmos babe]

Ik legde mijn VGA-controller module vandaag dankzij dit artikel http://faculty.lasierra.edu/ ~ ehwang/pubs/Hwang-172.pdf

 

[EDA_hg81]

Dank u allen.

dit echt hielp me.

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutraal" border="0" />

 

[YUV]

Hoi, heren!
Is iemand herinneren VESA?
Studie dit document http://www.vesa.org/public/GTF/GTF_V1R1.xls
Het zal u helpen om de timing parameters te berekenen voor elke resolutie.

GTF betekent "Generalized Timing formules".

Regards, YUV.

 

[Iouri]

YUV,Heeft u gebruikersnaam en wachtwoord voor de VESA site.Bedankt,

 

[YUV]

Iouri wrote:

YUV,

Heeft u gebruikersnaam en wachtwoord voor de VESA site.

Bedankt,