hulp bij VHDL-codering

[adamsogood]

Hoi,

Er zijn twee stijlen VHDL-codering te controleren geval van klok stijgende flank:

1.if (clk = '1 'en clk'event)
2.if (risingedge (clk))

Stuur suggesties die mij een is beter?en waarom?Thanks a lot.

 

[Gliss]

# 1 komt meer voor en ik geloof is in de VHDL spec langer.# 2 is geldig VHDL, maar lijkt meer op Verilog.Ik zou gaan met # 1.

 

[agent_009]

beide zijn Ok, # 2 is gedefinieerd in de IEEE bibliotheek, # 1 is standaard VHDL

 

[rakesh_aadhimoolam]

Ja .......... is er geen probleem van het gebruik van zowel de constructen .............

succes

 

[vinod_g]

1: In deze de volgende verklaring wordt uitgevoerd wanneer er sprake is evenement op de CLK en de klok = 1 betekent dat de klok vorige waarde kan worden O, Z, X onder deze waarden

2: maar in dit alleen zal 0 tot 1 overgang niet van Z, X

Dus, kan volgens de behoefte u gebruik

Als er wijzigingen op de hoogte ...............
Bedankt
oke

 

[dragonight_x]

Beide stijlen codering juist ............... kun je gebruik maken een