How to calculate W / L in 0.13um CMOS?

[dd2001]

Wat is de nieuwe formules voor de berekening van W / L voor 0.13um CMOS?

Alan's boek (CMOS Analog Circuit Design) geven 0.8um ontwerp formules, ik kreeg te horen dat is verlopen, kan niet worden gebruikt voor 0.13um ontwerp.

 

[sutapanaki]

Als je gebruik maakt van lange transistors in 0.13u kunt u nog steeds gebruik van dezelfde oude formules -
zolang de korte kanaal effecten niet Vey uitgesproken.Voor kortere kanalen - goed wat u zal nog juist zijn.U hebt aan te passen door middel van simulatie.In dit verband
wil ik gebruik maken van dezelfde formules om een benaderende afmetingen van transistoren en gebruik vervolgens simulaties voor de aanpassing van het schema.

 

[dd2001]

bedankt.

Nog een vraag.

De simulatie absoluut niet overeen met de schemetics, hoe kan ik wijzigen circuits model van 0.13um, dus heb ik te veranderen adem R om ditributed RLC, en voeg enkele RLC te NMOs of PBO's adem model in mijn schemetics?bedankt.

 

[sutapanaki]

Wat bedoel je met "de simulatie komt niet overeen met de schema's"?Heeft u geen simulatie op het schema?Of u verwacht ander gedrag van de schematische dan heb je van de simulatie?

 

[dd2001]

Wat is mijn gemiddelde is, dat moet ik extra parasitaire RLC aan elke Gate, Drain, Bron van NMOs en PBO's transistoren te maken dicht bij echte silicium circuits, of ik gewoon gebruik PBO's en NMOs transistor model vervolgens simulator zal automatisch toevoegen RLC parasitaire aan mijn simulatie in 0.13um?

 

[RC13]

Op schematische niveau, pre-out,
voor CMOS, als u BSIM,
hoeft u niets toe te voegen al die prasitic, er zijn geschatte waarde in het model.

Op gewonnen niveau, post-lay-out,
gebruik maken van de winning tools voor het uitlezen van de parasitaire, en doen de simulatie.

In de vorige, krijg ik niet wat je bedoelt wijzigen het circuit model?Doe je RF CMOS?dat moet toevoegen hoge frequentie component?Welk model u gebruikt?BSIM?EKV?MOS903?enz. ...

 

[dd2001]

RF-IC deisign:

Ik gebruik Level 28, zij is een RF-model op grote schaal gebruik van door industrieën.

Na post simulatie, moet ik deze parasitaire componenten in mijn oorspronkelijke schemetics?En delive dit gewijzigde schemetic aan mijn baas?

 

[sutapanaki]

Als je gebruik maakt van een speciale RF-model voor de transistors dan moet het al nemen zelf het hoge frequentie effecten die nodig zijn voor RF-design - zoals gate weerstand, kunnen worden gedistribueerd model van de transistor gebieden enz. Probeer niet tot wijziging van het model!
U hoeft uw pre-layout simulaties op het schema als je trekt het in uw schema editor.Natuurlijk, als je wilt kun je een extra condensatoren in sommige gevoelige knooppunten, maar die zal slechts schattingen van de parasitics u van lay-out.Dit is gebaseerd op uw oordeel.Na de opmaak wordt gedaan, je haalt de parasitics uit en resimulate het ontwerp.Meestal van layout krijg je een gewonnen netlist waar u zowel de transistors en de parasitics (condensatoren en weerstanden).Dit netlist is heel anders in dit opzicht uit de pre-layout netlist.U kunt met uw simulator om de post-layout simulaties.Ik zou niet adviseren om backannotate uw oorspronkelijke schema met de parasitics - indien u dit doet
zal het een puinhoop.Noch u noch uw baas zal kunnen begrijpen en vind uw weg in het nieuwe schema.Echter, u kunt toevoegen aan het schema is een aantal van de belangrijke parasitics in enkele van de belangrijke knooppunten, die van invloed zijn op de meeste functies.Op deze manier moet je nog steeds een leesbare schematische en iets dat weerspiegelt de lay-out.Maar altijd de post-layout sims op de volledige netlist geëxtraheerd uit de lay-out.
Hoop dat dit helpt.