Hogere snelheid ontwerpprobleem

[mpatel]

Hallo, Ik gebruikte om FPGA design aan 125 tot 170 MHz. Nu is de vraag of ik het ontwerp upgrade op een hogere frequentie et zeggen 900 Mhz, wat voor soort crisis moet ik hanteren? Wat zouden de kritieke problemen en hoe kan ik oplossen?

 

[Yun Lin]

De PCB voor hoge snelheid IO is van cruciaal belang en ook de io van de FPGA is belangrijk.

 

[bulx]

Praten over de FPGA chip zelf, uw complexe circuits (multpltier, grote adders, barrrel shifters etc.) voldoen niet aan de timing. U heeft een manier vinden om van pipelining hen. Op ste internationale organisaties, kunnen er problemen in te voeren timings (maar kan je toch zijn ongewijzigd) te voldoen. Weet niet of de huidige FPGA pads kunnen in de klok nemen op 900Mhz (weer de klok kan intern) Sterk, de stap lijkt om echt te groot te bereiken met slechts een re-run. -B

 

[snake_eyes]

Ik ga akkoord met BULX, springen van 100 MHz tot 900 MHz is het bijna onmogelijk alleen door re-run gezien het feit dat de silicium technologie is gelijk of bijna gelijk. Icreasing frequentie dat er veel kan het noodzakelijk re-design zelfs een aantal bouwkundige aanpassingen in het ontwerp. Het bereiken van 900MHz op de FPGA is niet een erg eenvoudige taak .. Het vereist een zeer zorgvuldige architectonische vormgeving van het systeem.

 

[funster]

omdat programmeerbare verbinding FPGA's is zeer langdurige vertraging, dus ik denk dat je niet kunt FPGA gebruiken om dergelijke hoge snelheid te bereiken zeggen 900MHZ. u kunt betalen aandacht PLATTEGROND het verbeteren van bovenstaande probleem (put gerelateerde logica in de buurt van elkaar kunnen helpen). groeten [quote = mpatel] Hoi, ik gebruikt om de FPGA design aan 125 tot 170 MHz. Nu is de vraag of ik het ontwerp upgrade op een hogere frequentie et zeggen 900 Mhz, wat voor soort crisis moet ik hanteren? Wat zouden de kritieke problemen en hoe kan ik oplossen? [/Quote]