hoe zijn om deze klokken?

[knap]

Hi all, in een ontwerp zijn er 3 klokken, die clk, clk1 en clk2.clk clk is de basis en zal naar verwachting ongeveer 40Mhz, clk1 en clk2 zijn verdeeld clks door clk.clk1 wordt gedeeld door 2 en clk2 wordt gedeeld door 4.Hoe kan ik deze vormen clks in synplify.moet ik mij beperken ze in een groep? als ik doen, synplify zal beperken mijn clk1 en clk2 met 40Mhz, dit is niet ik wil doen.als ik hen beperken in de verschillende groepen, synplify zal behandelen hen als onafhankelijke clks, maar ze worden gedeeld door de dezelfde grondslag clk.hoe constrian hen? en moet ik mij beperken ze met multi_cycle bedwingt?

Ik weet wel hoe dat te doen nu! kunt u mij helpen?thx

 

[samuel_john]

hoi

tegen die tijd u wellicht het antwoord gevonden .... maar dan ook ik zou graag iets ....
ur indien het gebruik van DLL voor het afleiden van clk1 en clk2 dan met iets waaraan de klok ingangen van DLL u in staat zullen zijn om andere klokken ook ...

het resultaat u kunt vinden in timing analysator verslag ... u kunt ook elk afzonderlijk beperking klok in Xilinx ISE instrument ...... in Xilinx u kan beperking van de afgeleide klok wrt te baseren klok in termen van frequentie en fase ..

qu (at) rtus instrument ook aupport dat ... Ik denk synopis moet ook steun die ik heb niet gewerkt met het ...

hoop dat het wouild nuttig<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Verward" border="0" />

 

[dll_embed]

Hallo, John:

Zou u met ons hoe u expliciet afzonderlijk beperking van de afgeleide klok in ISE?Ik
heb geprobeerd "NET derived_clk periode =".De ISE niet herkent deze manier.En het vereist dat de clk moet op pad.Maakt u gebruik van andere verklaringen?

Ik weet dat het zal automatisch beperking van de afgeleide klok toen ik die beperking op basis klok.Maar ik wil dat uitdrukkelijk zeggen ISE om meer inspanning van de afgeleide klok die een verdubbeld klok.

groeten

 

[samuel_john]

hi dll_embedded.

NET "clk_1" TNM_NET = "clk_1";
TIMESPEC "TS_clk_1" = PERIODE "clk_1" 20 MHz HOGE 50%;
NET "clk_2_s" TNM_NET = "clk_2_s";
TIMESPEC "TS_clk_2_s" = PERIODE "clk_2_s" "TS_clk_1" / 2 "-fase 0 ns;

hier de clk_1 is de basis klok en clk_2_s is de afgeleide klok ... clk_2 is de helft van de frequentie van clk_1.here clk_2_s niet in de haven zijn een interne klok.

NET "clkin" TNM_NET = "clkin";
TIMESPEC "TS_clkin" = PERIODE "clkin" 20 MHz HOGE 50%;
NET "wire_clk90" TNM_NET = "wire_clk90";
TIMESPEC "TS_wire_clk90" = PERIODE "wire_clk90" "TS_clkin" * 2 FASE 12,5 ns;

hier wire_clk90 is afgeleid klok uit clkin ..
wire_clk90 is het 90 graden fase verschoven door tweemaal de clkin;

wanneer u gebruik dll voor vermeerdering van de afgeleide clk netten doesnot weergegeven in de GUI globale klok venster .. U kunt de naam en het netto asisign deze beperking .. maar het is niet nodig, aangezien dezelfde beperking geldt voor het gereedschap dll uitgangen u kunt verifiëren van de plaats en route-verslag met alle beperkingen van de klok ..

Deze beperking kan alleen worden gebruikt voor het testen zonder daadwerkelijk instantiationg een DLL .. en uiteindelijk, wanneer het werkt prima u kunt de dll .... anders ben ik het niet vinden elk gebruik het gebruik van deze constarint voor dll uitgangen ..

hoop dat het helpt .... correct me if i am wrong ...

 

[homeadd]

Waarom niet gebruik clk1 en clk2 als een signaal enalbe controller en de CLK zoals systeemklok?
Zo is de al-chip kunt alleen een klok: clk.

 

[samuel_john]

homeadd schreef:

Waarom niet gebruik clk1 en clk2 als een signaal enalbe controller en de CLK zoals systeemklok?

Zo is de al-chip kunt alleen een klok: clk.

 

[Al Farouk]

Sorry, ik heb een vraag,
Waarom moet je constraine de drived klokken.Wat is het signaal uit drived CLK dan kun je het signaal vormen voor de CLK en gebruik DLL om de andere CLK1 en CLK2 (dat is een goed ontwerp de praktijk te gebruiken DLL) de CLK1 en CLK2 zal worden beperkt als volgt te CLK.

 

[samuel_john]

Al Farouk schreef:

Sorry, ik heb een vraag,

Waarom moet je constraine de drived klokken.
Wat is het signaal uit drived CLK dan kun je het signaal vormen voor de CLK en gebruik DLL om de andere CLK1 en CLK2 (dat is een goed ontwerp de praktijk te gebruiken DLL) de CLK1 en CLK2 zal worden beperkt als volgt te CLK.

 

[dll_embed]

Beste John:

Sorry voor het late antwoord.Volgenden je weg, ik
heb geprobeerd om de afgeleide klok.Het is echt niet klagen over de verklaringen.Maar toen ik
gebruik maken van de 'post-analyseren plaats & route statische timing' tools, onder beperkt post I genoemd, dat 0 product wordt geanalyseerd.Hieronder staat wat ik heb gedaan in de ucf bestand.

# nco_clk is de afgeleide clk van de basis.Het is 2 keer het origineel.

NET "nco_clk" TNM_NET = "nco_clk";
TIMESPEC "TS_nco_clk" = PERIODE "nco_clk" 10,5 ns;

Alles wat
ik heb geschreven verkeerd?

groeten

 

[samuel_john]

dll_embed schreef:.
Hieronder staat wat ik heb gedaan in de ucf bestand.

# nco_clk is de afgeleide clk van de basis.
Het is 2 keer het origineel.

NET "nco_clk" TNM_NET = "nco_clk";

TIMESPEC "TS_nco_clk" = PERIODE "nco_clk" 10,5 ns;