hoe vertalen aanpakken van Verilog naar VHDL

[mateushh]

De code ziet er als Verilog dat:
/ / Maak een "staat" signaal voor onze LED logica die kiest voor de
/ / adres in de GBA cartridge-adres ruimte voor onze LED
/ / register.Hier hebben we gekozen 0xffe200.Neem deze waarde,
te vermenigvuldigen
/ / door 2 en voeg 0x8000000 om het werkelijke adres gebruikt door de
/ / GBA-software (0x9ffc400).
toewijzen LEDEN = Addr [23:8] == 16'hffe2;
De opmerkingen hierboven uitleggen wat het is.

Toen gebruikte ik de X-HDL vertaler, de output code leek op dat:
LEDEN <= to_bit (Addr (23 DOWNTO 8) = "1111111111100010");

En de Xilinx ISE verschijnt een foutmelding:FOUT: HDLParsers: 3312 - c: / Xilinx / moje_projekty / redgreenvhdl /../../../!! proba/proba3/RedGreen1.vhd Line 117. Ongedefinieerd symbool "to_bit '.Heeft u nog ideeën?

 

[Javad]

De functie to_bit Converteert een std_ulogic of std_logic waarde aan de "built-in VHDL bit type.
Het is opgenomen in de std_logic_1164 bibliotheek.
Zorg ervoor dat deze bibliotheek is gedefinieerd in uw code.
Merk op dat het beter is om alle signalen in uw ontwerp met std_logic type.Als u dit doet, is er geen noodzaak om het gebruik van dergelijke conversie functie.