Hoe vast te stellen Dichtheid fouten in de DRC?

[knack]

Hoi,
Wat is de beste manier om te corrigeren "Dichtheid" fouten kreeg van lopen DRC op bepaalde lay-out?
Wat laat hen komen oorspronkelijk?dwz Wat is hun belang in werkelijkheid?

Bedankt,
Sante,
- Knack

 

[fixrouter4400]

Hi Knack - er is veel verschillende manier om de dichtheid fouten te herstellen ...

1.als het metaal dichtheid kan je de breedte van de metalen ingesteld op meer dan minimale afstand.

2.U kunt pop metalen patroon als goed en distributie moet gelijk zijn.

3.Als het in blok niveau net negeren omdat zodra u uw blok instantiëren op het hoogste niveau van alle de dichtheid fout zijn gegaan als gevolg van meer metaal s en polysilicium gebruikt.Maar op basis van mijn ervaring die ik normaal gesproken de dichtheid probleem op te lossen in het blok niveau om ervoor te zorgen dat het DRC schoon.

4.U kunt meer substraat contacten en via contacten als het metaal te vullen voor de lacunes.

5.Dit is het belang van de dichtheid issues.Planarity-oxide het verschil in hoogte voor een bepaalde regio op een ontwerp is een belangrijke factor die van invloed wafer opbrengst.Wanneer een ontwerp metaal gebieden met een lage dichtheid heeft, kan de oxidelaag sag aanzienlijk.Polijsten heeft helpen verbeteren planariteit, maar als metaal dichtheid bijzonder laag is, kan het bedrag van oxide verzakking te groot zijn om te overwinnen.

sante,
fixrouterToegevoegd na 4 minuten:Ook het toevoegen van de reden waarom u zou moeten bepalen de dichtheid fouten in blok niveau om ervoor te zorgen dat u het verbeteren van de planariteit op dat niveau.

genieten!

 

[stuck_adc]

we kunnen golf deze vergissing in blok-niveau, maar we moeten het vast te stellen op chip-niveau.

---------

voor min. dichtheid
---------.....then you can put dummy poly strips or blocks ( strips preferred as small devices are effected at time of fabrication if a large body is arround them) and connect them to either vdd or vss.

vast te stellen van dit soort fouten, als zijn alleen gerelateerd aan poly
..... dan kun je dummy poly stroken of blokken (strips voorkeur, omdat kleine apparaten worden verricht op het moment van fabricage als een groot lichaam is rond hen) en sluit ze ofwel VDD of vss.
eerst proberen om alle lege plekken waar ooit mogelijk, op dezelfde tijd te vullen proberen zo veel uniform als je kunt, terwijl de handel poly strips omdat dit een groot effect hebben op de opbrengst.
...........then try to place dummy transistors with large lengths ( fingering can be used) and connect to appropriate powersupply.

zo min dichtheid fout is gerelateerd aan zowel de verspreiding en poly
........... dan proberen te dummy transistoren plaats met grote lengtes (vingerzetting kan worden gebruikt) en sluit passende voeding.elke terminal (s / d / g / b) hetzij vdd of vss.

try increasing the width of the power rails first, then of the fast switching signals like clock.

indien zijn gerelateerd aan metaallaag ...........
probeer het verhogen van de breedte van de macht rails eerst, dan van de snelle omschakeling signalen zoals klok.als u een aantal grote ruimtes zet dan een aantal metalen strips daar.
...............

vast te stellen waarom min. dichtheid fouten
...............
Eventuele metaallaag of poly of diffusie laag is niet gelijkmatig verdeeld zijn in dat geval op het moment van fabricage spaties zal aanwezig zijn op plaatsen waar deze lagen zijn niet aanwezig is en op het moment van het etsen als deze lege ruimte is groot genoeg, dan sommige etchant zal ophopen op deze plaatsen en zal de betrouwbaarheid effect voor een groot deel.dus we moeten deze fouten ook vast te stellen.

...........

vast te stellen max. dichtheid fouten
...........
het algemeen zal komen in beeld
1) voor het hoger metalen ..
vermindering van de breedte van de macht rails en andere signalen.

2) in geval van herinneringen als u ringen als de aard van de voedingen ............. en zowel horizontale als verticale ringen van hetzelfde metaal zijn.
In dit geval kunt u cahnge het metaal steken optie of de afstand tussen de ringen, kleine verandering in een van deze zal een significant effect hebben. (maar nogmaals het depens op de macro-omvang en breedte ring .... voor kleine macro zal moeilijk op te lossen.)

 

[ahmad_abdulghany]

Laat het tot aan de volledige chip of blok wordt gecontroleerd

 

[sandeep_torgal]

ahmad_abdulghany wrote:

Laat het tot aan de volledige chip of blok wordt gecontroleerd

 

[deepak242003]

Ik denk dat we moeten de DRC op chip-niveau duidelijk ....als algemeen vindt u suficient lege ruimte er ...

 

[sandeep_torgal]

deepak242003 wrote:

Ik denk dat we moeten de DRC op chip-niveau duidelijk ....
als algemeen vindt u suficient lege ruimte er ...

 

[deepak242003]

sandeep_torgal wrote:deepak242003 wrote:

Ik denk dat we moeten de DRC op chip-niveau duidelijk ....
als algemeen vindt u suficient lege ruimte er ...

 

[sandeep_torgal]

Wat de dichtheid schendingen ben niet in staat uit te maken wat
u van plan te brengen.Kunt u plz werken.

LAFF is lisp archief bestandsformaat.We kunnen converteren naar LAFF GDS en viceversa.GDS is het laatste ding dat zal worden verzonden naar fab.Kan iemand meer licht werpen wat info zal de GDS bevatten.Is het instructies voor het masker instrumenten?

 

[deepak242003]

sandeep_torgal wrote:

Kan iemand meer licht werpen wat info zal de GDS bevatten.
Is het instructies voor het masker instrumenten?

 

[sandeep_torgal]

Laat me het Reframe que: Kan iemand licht werpen over hoe de gdsii informatie wordt gebruikt in het patroon generatie.Wat zijn de stappen van gdsii naar tape-out.