Hoe update ik de uitgang van de haven in twee proces

M

mpatel

Guest
Ik wil het signaal te detecteren aan beide kanten van de klok.Ik schreef volgende code maar in de synthese het toont de fout "signaal wordt gedreven door meerdere primitieven".ENTITY clk_event ISport (clk: in std_ulogic;din: in std_logic;DOUT: out std_logic)END ENTITY clk_event;
--ARCHITECTUUR clk_event VAN clk_event ISsignaal temp: std_logic;BEGIN
rise: procesbeginnenindien rising_edge (clk) thentemp <= din;end if;einde proces
vallen: procesbeginnenindien falling_edge (clk) thentemp <= din;end if;einde proces
DOUT <= temp;
END ARCHITECTUUR clk_event;Is er een manier om dit probleem te overwinnen?

 
welke processor?Kunt u gebruik onderbreken en stel het vangen zin zowel omhoog springen en naar beneden springen?

 
ENTITY clk_event IS
port (
clk: in std_ulogic;
din: in std_logic;
DOUT: out std_logic
)
END ENTITY clk_event;

--
ARCHITECTUUR clk_event VAN clk_event IS
signaal temp: std_logic;
BEGIN

rise: proces
beginnen
if (clk'event) dan
temp <= din;
end if;
einde proces

DOUT <= temp;

END ARCHITECTUUR clk_event;

 
1).je kunt niet bijwerken signaal in 2 verschillende processen.
2).de oplossing voorgesteld door master_picengineer kunnen werken, maar dan is het niet synthesizeable.je kunt niet een flop die werkt op zowel ive en-ive rand.
uw oplossing zal vangen uw signaal in twee signalen temp1 en temp2 in twee verschillende processen, een gedreven door rising_edge (clk) en de andere gedreven door falling_edge (clk).
Dan kunt u wellicht
DOUT <= temp1 Or temp2.
hoop dat het helpt,
KR
avi
http://www.vlsiip.com

 
avimit wrote:

uw oplossing zal vangen uw signaal in twee signalen temp1 en temp2 in twee verschillende processen, een gedreven door rising_edge (clk) en de andere gedreven door falling_edge (clk).

Dan kunt u wellicht

DOUT <= temp1 Or temp2.

http://www.vlsiip.com
 
Nou, master_picengineer,
Het hangt ervan af waarom je wilt het signaal klok aan beide kanten.Er is geen singble flipflop die kan dat voor je doen.Dus je zal moeten ze vangen in twee verschillende flops, een werkdag op ive rand en de andere op-ive rand.
Dan kunt u gebruik maken van de o / s van deze twee, zoals ik heb voorgesteld.Ik heb ze Ord, denken een mogelijk gebruik van.Maar ja, kunt u ze gebruiken als twee signalen, en doen wat je wilt doen met hen.
Maar je kunt niet hebben
1).Een signaal bijgewerkt in twee verschillende processen
2).Een flop werkt aan beide kanten.
KR
Avi
http://www.vlsiip.com

 
Hi all,

Ik denk dat de enige manier om deze eis te bereiken op een schone manier is om een hogere frequentie klok gebruiken (dubbel) gesynchroniseerd met de originele klok.

Corrigeer me als ik me vergis.

Met vriendelijke groet,
Zei.

 
Bedankt avimit,

Ik ken een boek:
Een praktische gids voor VHDL Design
het bespreken de voors van dubbele rand kloksnelheid

Ik ben op zoek naar dit boek voor een lange tijd en ik kon het niet vinden.
Gelieve die het uploaden.

Thanks in advance.

 
shnain wrote:

Hi all,Ik denk dat de enige manier om deze eis te bereiken op een schone manier is om een hogere frequentie klok gebruiken (dubbel) gesynchroniseerd met de originele klok.Corrigeer me als ik me vergis.Met vriendelijke groet,

Zei.
 
Quote:Kunt u mij de volledige informatie over het boekbijvoorbeeld volledige naam, de naam van de auteur, publicatie, ISBN-nummer, indien beschikbaarIk zal zoeken op het internet en ook bericht dat u als u wilt.bedankt
 
Hoi,

Hier zijn de details

Een praktische gids voor VHDL Design

M. Cirstea, A. Dinu, D. Nicula
Editura Tehnică, Boekarest, Roemenië
ISBN: 973-31-1539-8

Als je iets anders nodig hebt laat het me weten ...
en als je het natuurlijk, de hele thread wil het

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Thanks in advance

 
Salma Ali Bakr wrote:

Hoi,Hier zijn de detailsEen praktische gids voor VHDL DesignM. Cirstea, A. Dinu, D. Nicula

Editura Tehnică, Boekarest, Roemenië

ISBN: 973-31-1539-8Als je iets anders nodig hebt laat het me weten ...

en als je het natuurlijk, de hele thread wil het
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

Thanks in advance
 
mpatel wrote:Hey shnain,Kunt u mij uitleggen hoe je de klok in VHDL-code verdubbelen.bedankt
 
Hoi,

Zal niet de gewijzigde code van master_picengineer onderstaande werken ...??

Code:ENTITY clk_event IS

.......

.......rise: proces

beginnen

if (clk'event en (clk = '1 'of clk = '0')) dan

temp <= din;

end if;

einde procesDOUT <= temp;END ARCHITECTUUR clk_event;

 
Hoi,

Dit kan werken in simulatie kunt u alleen te houden:

Code:indien clk'event dan

...
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top