Hoe te verifiëren DFT patronen

[Questionmark]

Wij voeren Scan Chain, Bist, Boundary Scan en sommige testtoestand voor meerdere IP-adressen (zoals PLL).Wij ontwikkelen onze eigen TAP controller en uitbreiden van de JTAG instructies voor Bist doel.
Mijn vraag is: Hoe om te controleren of de verschillende patronen van elke test?Ik geloof dat er moet worden een aantal werkzaamheden in beide RTL verificatie en Gate-niveau simulatie.
Te meer specifieke, die test moeten ontwikkelen verificatie milieu door onszelf en die kunnen genereren testbench door tools.
Een kan helpen?Bedankt.

 

[yp0716]

Ik heb niet veel ervaring, maar ik denk dat de atpg hulpmiddel kan de testbench die verilog bestand.
Het kan worden gesimuleerd met simuate tools.Heb ik gelijk?

 

[newcpu]

Voor scannen keten kunt u verificatie met het bewerken van het verilog proefbank van TertraMax.Voor Bist en JTAG, kunt u ook gebruik maken van testbench uit de bijbehorende instrumenten.

 

[yln2k2]

Hoi,

1) Voor de uitbreiding JTAG Visuminstructies, U dient uw JTAG Model zodanig dat
Het zal uw own'n instructies en zorg ervoor dat RTL gedrag juist is en neem het op hetzelfde niveau Gate simulaties ook.

2) BSD - Ik denk Tools zal genereren testbank, als u uw eigen BDS cel dan heb je te maken TB op basis van uw cel logica.

3) Scan Chain, ik denk dat ATPG instrument uit Mentor kan genoeg?groeten
yln