Hoe te bekijken synthese resultaten in Xilins ISE

[elek-eng]

hoi

Ik gebruik Xilins ISE 10.1 en ik kan ge thrTL bekijken
Nu wil ik om de definitieve resultaten van de synthese in een grafische vorm (dwz poorten, multiplexers ,.... en hun onderlinge verbindingen AFER optimization) om te kunnen weten wat de kwaliteit van het proces van synthese

dus vertel me how to do a thing like this

 

[nitu]

Hi ..

In ISE 9.2 ziet u het gebruik van Luts en plakken in het syntheseverslag.Ik weet niet zeker of het dezelfde is er in ISE 10.1.

Ook moet u de eigenschappen van synthese na rechts te klikken op de synthese in het proces-venster.Nu met verschillende eigenschappen lopen de synthese en vervolgens vergelijkende matrix met deze resultaten.

Ik hoop dat dit helpt.

 

[echo47]

Kunt u een schematische voorstelling van uw NGC bestand met Project Navigator.Klik op Bestand, Openen (niet Open Project), en vervolgens kies je NGC bestand.Het
is een grote multi-pagina bekijken.Dit standpunt is niet erg nuttig voor mij.

U kunt ook de volledige gerouteerde apparaat in FPGA-editor.Daarmee kun je inzoomen om te zien component plaatsing, route paden, en de interne configuratie van de plakjes en IOBs.Het kan meer detail dan je nodig hebt.U kunt zelfs dingen, als je durft.

 

[pini_1]

Beste manier is om te gaan over het verslag dat de tool creëert.
Hier is een voorbeeld

http://bknpk.no-ip.biz/usb_8051_verilog_syn/usb_1_syn_intro.html
http://bknpk.no-ip.biz/usb_8051_verilog_syn/usb_verilog_syn_flow.pdf

 

[deepu_s_s]

Ik denk dat ur vragen over de RTL schematische voorstelling of het logboekbestand?

Als dat zo is voor de RTL-schema, dan u
1) Ga naar OOG.

2) controleer of het proces wordt gecontroleerd of niet.Zo niet, klik dan op dat proces.

3) Vervolgens kunt u een nieuw venster op de vaststelling linkerzijde van het scherm.

4) In dat u got SYNTHESE - XST

5) U vindt OOG RTL SCHEMATIC.click op.

6) Een nieuw venster zal openen met de top-module, en klik rechts op deze en klik op push in het schema.

7) En u kunt zien th sub-blokken of interconnecties van de poorten en anderen enz..<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" />

Dit zou ur schematische weergave van ur netlist

Ik hoop dat dit helpt u..

Dag
Deepak

 

[victoria_jitesh]

Dit zijn de mogelijke oplossingen voor query u gevraagd (indien uw synthese tool is Xilinx Project Navigator):
1.View Technlogy schematische bestand: Dit bestand is te zien hoe logische poorten en andere kam ckt wordt in kaart gebracht in termen van LUT in de FPGA.Dubbelklik op een LUT, daar ziet u het interne schema en de waarheid tabel en K kaart.

2.After synthese open genereren plaats en route-optie en in dat open 'bewerken en plaats (floorplanner) option.This opent twee venster namelijk een plattegrond editor en andere plaatsing venster waarin klikt u op elk apparaat, zal laten zien vliegen (connectiviteit) lijnen zal blijken dat de aansluiting van die component tov andere component.
Nu op dit punt, als u wilt verder optimaliseren van eventuele kritieke pad in uw ontwerp gebruik plattegrond editor.

Als dit duidelijk ur twijfelt,
mag u niet vergeten te helpen drukken. [/ Img]

 

[haneet]

hi frndz ...

kunt u mij vertellen hoe kan ik de klok frequentie voor synthese.
In het algemeen is de Xilinx synthese gebeurt met behulp van de standaard klok dwz "pclk '
Hoe kan ik de waarden van 'pclk'??

bedankt,

 

[sandeep_sggs]

Hi all,
ui hebben gebruikt ISE9.1 .... Anyways 10.1 zal niet veel anders ....
Met het oog op de benutting van Luts en andere middelen moeten zien het syntheseverslag .. en de vloer van plan nog .. U kunt het verslag na elk proces: bv TRANSLATE, MAP, PAR (plaats en route) als je wilt. ......
i think im duidelijke ...................

 

[mahankalisatish]

zodra U synthetiseren ur ontwerp .. u kunt direct controleren of het ontwerp stroming in RTL schematische of
Gezien de technologische schema.

 

[karikalan_t79]

je moet zien, techolongy kaart of plattegrond venster ziet u de bron van daar kan je vraag over het bijzonder knoop