Hoe te beginnen te ontwerpen CMOS beperken amp?

[laofz]

Ik begon mijn mevrouw Thesis vorige week de titel CMOS Amp. beperken.maar de specificatie is nog niet duidelijk, ik wist gewoon dat ik een CMOS beperking amp ontwerp, de software is cadans, 0.13u proces.Ik download ongeveer 90 IEEE papieren, ik ben nog steeds in de lezing, zal ik beginnen te doen wat cadans te oefenen eerst.Kan iemand reserveonderdelen uw experence met.I really need some suggestie.Mijn vraag is
1.Shall Ik ontwerp een laag vermogen een of hoge snelheid een?
2.By met behulp van 0.13u-proces, wat is de hoogste freq MyDesign kan worden?Ik heb een project voor, is het VCO met behulp van 0.35u-proces, de hoogste snelheid ligt rond de 2.7GHz.

 

[rfsystem]

Enkele gouden tips!

1.Denk niet oud (10 jaar) tekstboek ontwerpen
2.Stel een vaste winst voor fase ~ 12dB
3.Mimic een belastingsweerstand met een PMOS in lineaire mode
4.Zorg dat de shure PMOS blijven in lineair over ingangsbereik
5.Stel een kopie bias voor de PMOS belasting
6.Gebruik lokale AC koppeling in plaats van de algemene DC feedback
7.Alternatief gebruik lokale lage frequentie integrator feedback in plaats van AC
8.Ontwerp een amplitude detector bij een stroom
9.Summ alle stromingen tot je een RSSI detector

De details van het ontwerp zijn vast te stellen door uw talent

 

[laofz]

Enkele gouden tips!

1.Denk niet oud (10 jaar) tekstboek ontwerpen
2.Stel een vaste winst voor fase ~ 12dB
3.Mimic een belastingsweerstand met een PMOS in lineaire mode
4.Zorg dat de shure PMOS blijven in lineair over ingangsbereik
5.Stel een kopie bias voor de PMOS belasting
6.Gebruik lokale AC koppeling in plaats van de algemene DC feedback
7.Alternatief gebruik lokale lage frequentie integrator feedback in plaats van AC
8.Ontwerp een amplitude detector bij een stroom
9.Summ alle stromingen tot je een RSSI detector

De details van het ontwerp zijn vast te stellen door uw talentHi RFsystem:
Ik ben niet duidelijk over uw antwoord, zou je geef me meer detail.
Over uw antwoord
1.point nr. 2.winst voor de vaste fase.normaal is 4 etappes, dan totale winst is ongeveer 48dB, klopt dat?
2.Indien gebruik PMOS transistor, de 1 / f ruis is groot probleem of niet?
3.Ik niet begrepen je punt 7?