Hoe sim de discrepantie van de res en dop?

[ken_cn]

Dear All,

Kunt u me vertellen hoe je de discrepantie van gewijsde gegane of caps door simulatie?
Ik ben het ontwerpen van een DAC die is samengesteld uit gewijsde string en cap-array, en ik kan het berekenen van de mismatching van het element volgens de formule in de gieterij documentatie.Maar ik wil een simulatie om te controleren of de berekening resultaat.Hoe te doen?

Bedankt.

BR
Ken

 

[banvetor]

Ken,

Te simuleren mismatch in alle toestellen van het circuit ik normaliter gebruik maken van de DCmatch analyse van HSpice.Ik was het ontwerpen van een D / A mijzelf en deze analyse heeft me heel veel om de mismatch op mijn route.

In HSpice de discrepantie wordt vastgesteld in een blok in de netlist genaamd "variatie blokkeren".In dit blok kunt u de mismatch transistor model voor alle parameters die u wilt, en ook voor weerstand en condensator elementen.

Hier
is een voorbeeld van dit blok, rechtstreeks uit de HSpice handleiding:

. variatie
. global_variation
NMOs MODN vth0 = 0,07 u0 = 10%
PBO's MODP vth0 = 0,08 u0 = 8%
. end_global_variation
. local_variation
NMOs MODN vth0 ='9 .5e-9/sqrt (get_E (W) * get_E (L) * get_E (M)) '
U0 ='0 .7e-6/sqrt (get_E (W) * get_E (L) * get_E (M)) '%
PBO's MODP vth0 ='14 .5e-9/sqrt (get_E (W) * get_E (L) * get_E (M)) '
U0 ='1 .0e-6/sqrt (get_E (W) * get_E (L) * get_E (M)) '%
. element_variation
R R = 10%
. end_element_variation
. end_local_variation
. end_variation

Hoop dat dit helpt u,
Leo.

 

[ken_cn]

Leo,
Bedankt voor uw antwoord.
Maar uw methode lijkt op dat ik moet de wanverhouding door mijzelf.Wat ik wil is dat na het kiezen van een grootte van de weerstand of een pet, hoe je de discrepantie waarde van hen door middel van simulatie.

BR
Ken

 

[mastericke]

hoi,
Mismatch is een gevolg van zowel de lay-out en vervaardiging in gieterij, het
is heel anders volgens verschillende lay-out en gieterijen.Dus, ik denk dat het goed te onderzoeken wat de totale apparaat mismatch van een gieterij en doen het grootste deel van de baan om de lay-out.

Masteric

 

[banvetor]

Ken,

Zoals Masteric zei, je kunt niet de totale inrichting mismatch van simulaties.De kloof moet worden gedefinieerd door de gieterij,
die normaal in de procesparameters document of Mismatch parameters.

Met deze gieterij geleverd parameters, vul je in de variatie blok dat ik sprak over voor en dan krijg je de variatie in een spanning of stroom in uw route te wijten aan de discrepantie in de apparaten.

Leo.