hoe ontwerp CMOS hoge snelheid analoge comp

[andy2000a]

Vcc = 3.3V ~ 12V, en vergelijk volt = 500mv, delaytime <5ns
en input is puls signaal <10ns, geen klok signaal voor vergrendeling

het ontwerp van deze hoge snelheid comparate?
die topologie worden aangepast?2_stage of foldcascode?
Ik denk dat fase 2 is klein gebied, maar snelheid is traag ..bedankt

 

[andy2000a]

door de manier, als we gebruik 2 stadium OPA-> vergelijkingslocatie
kunnen we voldoen aan de vertragingstijd <20ns ..

Ik denk 2 stadium OPA is eenvoudig ontwerp dan anderen ..

 

[gevy]

Ik denk dat het noodzakelijk is gebruik te maken van de volgende cascades: gevouwen cascode huidige vergelijkingslocatie en digitale omvormers serie aangesloten.

 

[Konqueror]

in 2 fasen vergelijkingslocatie snelheid is minder
gebruik van een regeneratief (hysteresis) vergelijkingslocatie.
Het kan u zeer snel speeds.u kan verwijzen naar
"CMOS analoge circuit design" door
Allen & hollberg voor het ontwerpen van details van
comparatoren met hysteresis

 

[CDRCDR]

Ik zou aanraden een voorversterker en dan gevolgd door klinkinrichting circuit

 

[yeewong_su]

2 stadium eenvoudige opamp en omvormer bestuurder uitgang.
klinkinrichting circuit zal het moeilijk

 

[Colbhaidh]

Vcc = 3V3 -> 12V!Weet je het zeker??
Dit is onmogelijk in CMOS!

 

[qslazio]

eenvoudige preamp en 2 omvormer voldoet aan uw eisen

 

[james_su]

Geen gebruik maken van de vergrendeling ckt als u geen gebruik van de klok-signaal

 

[icsrc]

Ik heb nooit gezien 12V aanbod in CMOS-proces

 

[electronrancher]

Gelieve jongens - de post is ongeveer comparatoren, niet of u persoonlijk gezien een 12V poort.Ik heb een proces met een 5V, 16V, 30V en poorten die gebruik ik heel vaak.Ik stel voor dat jullie blijven zoeken.

Terug naar Andy
de vraag ....

De kunst zal zijn om de (interne) spanning schommels klein om snel.Huidige vergelijkingslocatie stijl is OK, maar klem de nodes, zodat ze niet kunnen schommel Vdd-GND anders zal het zeer traag.

Ik denk aan een cascade van 3 low-gain (10 of minder) diff ampère (uitvoeren om weerstanden), dan een lage spanning op hoogspanningslijnen vertaler.De uiteindelijke output zou een omvormer.De truc is dat je moet rijden dat omvormer
de poort van 0-VDD, maar de output van de laatste fase diff is waarschijnlijk 0-1v.Je zou kunnen gebruiken twee NMOs te spiegelen een niveau-shift, maar ik weet niet of het zou snel genoeg.

Je kan waarschijnlijk krijgen via de verschillenvensters ampère in 2-3ns, maar het besturen van de output omvormer kan worden langzamer dan u kunt verdragen.

Het boek Li (CMOS ckt dsn, simulatie, en de lay-out) heeft een 10ns vergelijkingslocatie die werk voor je als je niet kunt krijgen 2ns niveau shift.