Hoe om vertraging te controleren van de module.

[EDA_hg81]

Hoe kan ik het signaal controleren door vertraging van de module geschreven door VHDL als ik het niet draaien simulatie?

Dank je.

 

[FVM]

De timing analyse van uw synthese tool wordt verondersteld om het te controleren tegen bestaande timing beperkingen.En om de resultaten te rapporteren.

 

[EDA_hg81]

Een vraag:

Als de "if () dan" gaat voor het verwerken van het genereren van een klok vertraging binnen?

Als het waar is, kan ik tellen hoeveel "if (), dan" is genest in proces voor het bepalen van de output data te vertragen.

Dank je.

 

[dcreddy1980]

Zoals FVM zei, je moet STA draaien als je niet wilt uw simulatie uit te voeren.

Als u een RTL-ontwerp, proberen om in vormen voor de hardware. Dwz hoe het eruit ziet met behulp van standaard cellen en proberen tot het dossier van de vertraging te berekenen door te kijken in de bibliotheek.Maar dit is niet realistisch, omdat je moet weten hoe groot is de belasting op alle signalen en u zijn door toevoeging van bepaalde draad vertraging als well.This methode is voor de aanpassing slechts.

U wilt een nauwkeurige vertraging, u moet gaan voor STA.geen andere opmerkingen van anderen zijn welkom