Hoe om dit te corrigeren FOUT

[gesimuleerd]

hoi,
Ik heb geschreven codes voor een modulaire divisie algoritme en krijg de volgende foutmelding.Daar ben een beginner in verilog, ik kan mijn fout te corrigeren.Ook ik heb te corrigeren de code zo spoedig mogelijk.
kan iemand mij helpen?

Fout
Loop is 64 keer herhaald.Gebruik "set-loop_iteration_limit XX" om meer herhalen.

Ook ik heb mijn bijgevoegde algoritme en de code met dit ...
Sorry, maar je moet inloggen om deze gehechtheid

 

[FVM]

Hallo,

van foutrapport ik zie, dat dit in principe hetzelfde probleem dat we over een week geleden: Het gebruik van een iteratief lus zonder een onvoorwaardelijke beëindiging.Om deze reden kan de code niet worden gesimuleerd of gesynthetiseerd.

Alvorens op zoek naar de code, mag ik voor het eerst herhaal mijn laatste vraag: Kunnen we een korte beschrijving van het algoritme of een literatuur referentie?

Groeten,
Frank

PS: Kan je verlaten een van de draden overbodig?

 

[echo47]

Wow, al die code in een 'eerste' verklaring?

Probeer zetten $ display () verklaringen in de 'lus terwijl' zodat u kunt zien wat er gebeurt en bugs te identificeren.Iets als dit:
$ display ( "r =", r, "a =", a, "b =", b, "s =", s, "l =", l, "p =", p);

Ik zie verschillende vertaling problemen zoals:
"if (l> = 0)" zal altijd waar zijn, omdat 'l' is niet ondertekend.
"p =-p" waarschijnlijk zal doen slechte dingen omdat p niet ondertekend is.

 

[FVM]

De ondertekende Arithmetics probleem was reeds vermeld, in principe Verilog neemt unsigned type voor reg en netten trefwoord ondertekend, tenzij expliciet wordt gegeven.Verder heb ik niet kan zien de gelijkwaardigheid van getoonde algoritme en Verilog-code.
Bv: boolean expresion een ≡ 0 (mod 2) is verschillend van (a <<2 == 0 <<2).

Ik ben het ook niet gemakkelijk kan zien, dat de iteratie gebruikt in het algoritme is eindig, maar ik neem aan dat dit het geval is, ervoor zorgen dat het probleem bekend is dat oplosbaar.Een andere vraag is, als het ook geschikt voor een volledige parallelle implementatie, maar mogelijk zou kunnen zijn op zijn minst voor een klein woordlengte.

Soortgelijke implementaties van modulaire divisie, ik vond in de literatuur beschreven (heb ik niet zie HDL-code nog niet, anders zou ik hier laten zien is) zijn over het algemeen actief serieel.
als voorbeeld: http://www.dice.ucl.ac.be/crypto/files/publications/pdf194.pdf

Groeten,
Frank